KR100320611B1 - 반도체메모리소자제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리소자 제조방법에 관한 것으로, 반도체 메모리 소자 제조시 식각공정에서 소자분리산화막의 에지 부분에서 n-영역이 손실되어 리키지 전류의 근원이 되는 것을 해소하기 위하여 상기 식각 공정후에 이온주입 공정을 추가로 실시하는 반도체 소자 제조방법을 제공한다.

또한, 본 발명은 이온 주입 공정을 추가하되 반도체 기판에 형성된 웰 영역에서 액티브 영역의 농도는 줄이고, 필드영역의 농도는 그대로 유지하여서 블래이크 다운 전압을 높이고자 한다.

Description

반도체 메모리소자 제조방법

본 발명은 반도체 메모리소자 제조방법에 관한 것으로, 특히, 캐패시터나 비트라인을 실리콘 기판에 연결할 때 버퍼 폴리실리콘(buffer polysilicon) 이용하는 공정에서 소자분리절연막의 에지부분에서 접합 리키지 전류가 증대되는 것을 해소하기 위한 반도체 메모리소자의 제조방법에 관한 것이다.

반도체메모리 소자를 제조할 때 최근에는 캐패시터의 저장전극과 비트라인을 실리콘 기판에 직접 연결하지 않고, 버퍼 폴리실리콘(bufer polysilicon)으 사용하는 경우가 많다. 일반적으로 워드라인이나 또다른 도전층을 형성한후, 상기 워드라인이나 또다른 도전층을 실리콘 기판에 연결하기 위하여 콘택될 위치의 실리콘 기판을 노출시킨다음, 버퍼 폴리실리콘을 증착하게 된다. 그로인하여 상기 버퍼 폴리실리콘이 상기 워드라인이나 또다른 도전층과 하부에 있는 실리콘 기판을 전기적으로 연결하게 된다.

종래에는 버퍼 폴리실리콘을 실리콘 기판과 연결하기 위하여 워드라인의 측벽에 절연막 스페이서를 형성하기 위한 식각공정을 진행하는데 이때 실시되는 과도한 식각공정으로 인하여 반도체 기판이 어택(attack)을 받게 되어, 반도체 기판이 100-300Å의 깊이로 식각되며, 또한, 소자분리절연막의 에지부분도 손실을 입게 되어 소자분리절연막의 에지부분에서는 n-영역이 손실되는 문제가 발생된다. 그로 인하여 이부분이 리키지 소오스로 작용하게 되는 문제가 있다.

따라서 본 발명은 상기한 바와 같은 반도체 메모리 소자 제조시 식각공정에서 소자분리산화막의 에지 부분에서 n-영역이 손실되어 리키지 전류의 근원이 되는 것을 해소하기 위하여 상기 식각 공정후에 이온주입 공정을 추가로 실시하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 이온 주입 공정을 추가하되 반도체 기판에 형성된 웰영역에서 액티브 영역의 농도는 줄이고, 필드영역의 농도는 그대로 유지하여서 블레이크 다운 전압을 높이는데 목적이 있다.

도 1은 디램의 레이아웃을 도시한 도면.

도 2 내지 도 4는 본 발명에 의해 버퍼 폴리실리콘을 이용하여 실리콘 기판에 콘택할 때 추가 이온주입 공정에 의해 소자분리막의 가장자리에 n-영역이 보완된 것을 도시한 단면도.

도5는 본 발명에 의한 이온주입 공정에 의해 p-웰에도 농도가 저하된 것을 도시한 그래프도.

〈 도면의 주요 부분에 대한 부호의 설명 〉

1 : 액티브 영역 2 : 필드 영역

3 : 워드라인 10 : 반도체 기판

11 : p-웰 12 : 소자분리절연막

13 : n- 영역 14 : v 홈

15 : 추가 이온주입

상기 목적을 달성하기 위하여 본 발명은, 반도체 메모리소자 제조방법에 있어서,

액티브영역과 워드라인을 구비하고 저장전극 또는 비트라인 콘택을 버퍼 폴리실리콘을 이용하여 반도체 기판에 연결하는 콘택 공정을 구비하는 반도체 메모리소자 제조방법에 있어서,

반도체 기판에 소자분리 절연막을 형성하여 액티브영역을 정의하는 공정과,

상기 액티브영역의 반도체 기판으로 저농도 불순물영역을 형성하는 공정과,

상기 액티브영역을 가로지르는 워드라인과 그 측벽의 절연막 스페이서를 형성하는 공정과,

상기 절연막 스페이서를 형성하는 식각 공정에서 소자분리 절연막의 에지부분에 있는 저농도 불순물 영역이 손상된 것을 보상하기 위하여 추가 이온 주입을 실시하되, 상기 저농도 불순물 영역을 형성하는 조건으로 실시하여 소자분리절연막의 에지 부분에도 저농도 불순물영역을 확보하는 공정을 구비하는 것을 특징으로 한다.

또한 메모리소자 제조방법을

상기 반도체 기판에 p-웰이 구비되고, 상기 추가 이온주입 공정을 실시할 때 이온이 소자분리절연막의 하부로 도즈가 들어가지 않도록 기판과 주입되는 불순물과는 수직 방향이 되도록 하는 것을 특징으로 하며,

상기 추가 이온 주입 공정을 실시할 때 상기 소자분리절연막은 관통하지 못할정도의 에너지로 이온주입하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조로 하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.

도 1은 반도체 메모리소자인 디램(DRAM)의 평면도로서, 반도체 기판이 오픈되는 사각형상의 액티브 영역(1)과, 이를 정의하는 소자분리절연막이 형성되는 필드영역(2), 워드라인(3)이 각각 도시되어 있다.

도 2 내지 도4는 본 발명을 따라 n- 영역을 반도체 기판에 형성하되 제1도의 선 Ⅰ-Ⅰ를 따라 도시한 단면도로서, 워드라인은 도시하지 않는다.

도 2는 p-웰(11)이 구비된 반도체 기판(10)의 필드영역에 소자분리절연막(12)가 형성되고, 상기 p-웰(12) 상부에 저농도 이온 주입 공정에 의해 n- 영역(13)이 형성된 것을 도시한 단면도도로서, 여기서, 소자분리절연막(12)을 형성하는 공정에서 에지부에 버즈 빅형상을 갖게된다.

도3은 버퍼 폴리실리콘(도시안됨)을 상기 n- 영역(13)에 연결하기 위하여 식각 공정을 진행하는 경우, 예를들어 캐패시터 또는 비트라인 콘택을 버퍼 폴리실리콘을 통해 반도체 기판에 연결하기 위해 워드라인의 스페이서를 에치할 때, 반도체 기판(10) 상부면의 소자분리절연막(12)의 에지부분 n- 영역(13)이 식각되어 v홈(14)이 형성된 것을 도시하되, 도 2의 A 부분을 확대하여 도시한것이다. 이와같이 홈이 발생되면 이러한 지역에서 리키지 소오스로 작용하게 될 가능성이 증대된다.

도 4는 본 발명에 의해 n형 불순물로 추가 이온주입(15)을 실시하여 상기 v 홈(14)의 하부에도 n- 영역(13A)이 형성되어, 이로인하여 v홈(14) 부분이 리키지 소오스로 작용하는 것을 방지 할 수가 있도록 한 것을 도시한 단면도이다.

이때 상기 n- 영역(13A)을 형성하기 위한 이온주입 에너지는 상기 n- 영역(13)을 형성하는 이온 주입에너지와 유사한 에너지를 이용하는 것으로서, 그리고, 상기 n- 영역(13A)은 추가 이온 주입공정으로 인하여 깊이가 조금 더 증대하였다.

또한 이차 추가 이온주입 공정으로 p-웰의 반도체 기판(10)에 도즈가 Rp 의 위치까지 침투하고 소자분리절연막(12)에서는 그 중간 정도의 깊이까지밖에 침투 못하도록 이차 이온주입을 실시하면 액티브 영역의 웰 농도는 낮아지지만 소자분리 절연막의 p-웰 농도는 그대로 유지된다. 그래서 셀간의 누설전류 증가를 막을수 있다.

도5 는 도 4의 B 방향으로 반도체 기판의 농도를 도시한 그래프도로서, 이차 이온주입후 n- 영역과 p-웰 영역의 경계부분이 더 깊이 들어가고, 추가 이온 주입전보다 p-웰에서 불순물의 농도가 낮아 지는 것을 알 수 있다.

본 발명은 버퍼 폴리실리콘과 반도체기판을 연결하기 위한 식각 공정에서 손실된 n-영역을 다시 이온 주입을 실시함으로써 안정적인 n-영역을 확보할 수가 있다.

또한, 다시 이온 주입을 실시함으로써 p-웰 구조를 변화시키지 않고도 p-웰 영역의 불순물 농도를 낮출수가 있다. 그래서 접합부분의 디플리션(depletion) 영역이 증가하고 접합 블레이크 다운 전압을 증가시키게 된다. 즉, 2중 이온주입을 하여 접합 리키지 전류를 줄이고 접합 블레이크 다운 전압을 증가시킬수 있다.

그러나, 웰 깊이로 2차 전면 이온주입을 하기 위해서는 이온주입 에너지가 높여야 하기 때문에 소자분리 절연막 아랫부분 까지 도즈가 침투하게 된다. 이로인해 셀과 셀간의 누설전류가 심하게 되고, 필드 트랜지스터의 문턱전압이 낮아지게 된다. 이런 문제점을 해결하기 위하여 2차 이온주입을 할때 이온주입에너지를 낮추고 이온주입 경사각을 0°로 실시한다. 그러면 실리콘 기판영역은 결정질이므로 채널링이 일어나게 되고, 절연막 영역은 비정질이므로 채널링이 일어나지 않는다. 즉 같은 이온 주입 에너지에 대하여 결정질의 실리콘 기판과 비정질의 절연막에서 이온 주입 깊이가 달라진다. 그결과로 실리콘 기판에서는 원하는 길이까지 도즈가 들어가게 되지만 절연막 아랫부분 까지는 도즈가 들어가지 않는다 그러므로 소자분리 절연막의 기능은 그대로 유지 하면서 셀영역에 원하는 깊이로 이온주입을 할 수 있다.

본 발명은 버퍼 폴리실리콘을 이용하는 반도체 메모리 소자 뿐만아니라 캐패시터와 비트라인을 직접 반도체 기판에 콘택하는 제조방법에도 적용이 가능하다. 즉, 캐패시터와 비트라인의 콘택홀 형성한다음, 상기 콘택홀을 형성하는 공정에서 과도 식각으로 인해 저농도 영역이 손상된 것을 보상하기 위하여 반도체 기판의 전면에 추가 이온주입을 실시하면 콘택 형성시 발생된 반도체 기판의 손실을 보상할 수가 있다. 또한, 추가 이온주입 방법을 실시하여 웰의 농도를 낮추는 방법도 적용이 가능하다.

이상 상술한 바와같이 본 발명은 소자분리절연막의 에지부분에서 반도체 소자 제조시 식각 공정에서 발생한 n-영역의 손실을 다시 복원시켜 접합 리키지 전류를 최소화할수 있다. 즉, 추가 이온 주입공정에 의해 가장 취약한 소자분리절연막 에지 부분에서 n- 영역을 다시 확보할 수가 있다.

그리고, p-웰로의 이차 추가 이온 주입 공정시 이온주입 에너지를 도즈가 소자분리절연막은 통과하지 못하는 정도의 에너지를 이용하여 반도체 기판의 well 영역에만 불순물이온 주입되어 선택적으로 well 부분의 농도가 낮아지는 동시에 소자분리절연막 하부의 농도는 그대로 유지되어서 접합 블렉이크 다운 전압을 높일 수 있다.

Claims (4)

1. 액티브영역과 워드라인을 구비하고 저장전극 또는 비트라인 콘택을 버퍼 폴리실리콘을 이용하여 반도체 기판에 연결하는 콘택 공정을 구비하는 반도체 메모리소자 제조방법에 있어서,

   반도체 기판에 소자분리 절연막을 형성하여 액티브영역을 정의하는 공정과,

   상기 액티브영역의 반도체 기판으로 저농도 불순물영역을 형성하는 공정과,

   상기 액티브영역을 가로지르는 워드라인과 그 측벽의 절연막 스페이서를 형성하는 공정과,

   상기 절연막 스페이서를 형성하는 식각 공정에서 소자분리 절연막의 에지부분에 있는 저농도 불순물 영역이 손상된 것을 보상하기 위하여 추가 이온 주입을 실시하되, 상기 저농도 불순물 영역을 형성하는 조건으로 실시하여 소자분리절연막의 에지 부분에도 저농도 불순물영역을 확보하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리소자 제조방법.
2. 제 1 항에 있어서,

   상기 저농도 불순물영역 하부의 웰영역에 웰 도전형의 불순물을 이차 추가이온주입하되, 불순물 이온이 소자분리절연막의 하부로 도즈가 들어가지 않는 에너지로 반도체기판에 수직하에 이온주입하는 것을 특징으로 하는 반도체 메모리소자 제조방법.
3. 액티브영역과 워드라인을 구비하고 저장전극 도는 비트라인 콘택을 반도체 기판에 연결하는 콘택 공정을 구비하는 반도체 메모리소자 제조방법에 있어서,

   반도체 기판에 소자분리 절연막을 형성하여 액티브영역을 정의하는 공정과,

   상기 액티브영역의 반도체 기판으로 저농도 불순물영역을 형성하는 공정과,

   상기 저장전극 또는 비트라인 콘택홀 형성시 저농도 불순물 영역이 손상된 것을 보상하기 위하여 추가 이온 주입을 실시하되, 상기 저농도 불순물 영역을 형성하는 조건으로 실시하여 소자분리절연막의 에지 부분에도 저농도 불순물영역을 확보하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리소자 제조방법.
4. 제 3 항에 있어서,

   상기 저농도 불순물영역 하부의 웰영역에 월 도젼형의 불순물을 이차 추가이온주입하되, 불순물 이온이 소자분리절연막의 하부로 도즈가 들어가지 않는 에너지로 반도체기판에 수직하게 이온주입하는 것을 특징으로 하는 반도체 메모리소자 제조방법.