KR100316723B1 - 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터 - Google Patents

Abstract

본 발명의 전력용 모스 트랜지스터는, 제1 도전형의 반도체 기판을 사용하여 마련된 드레인 영역상에 동일 도전형의 드리프트 영역이 배치된다. 드리프트 영역상에는 게이트 절연막을 개재하여 게이트 전극이 형성되는데, 게이트 전극은 드리프트 영역의 일부를 노출시키면서 상호 일정 간격으로 이격된 다각형 형태의 개구부들을 다수 갖는다. 드리프트 영역의 상부 일정 영역에는 바디 영역이 제1 도전형과 반대 도전형인 제2 도전형으로 형성되는데, 바디 영역은 개구부로부터 확장되어 가장자리 부분이 게이트 전극과 중첩되도록 형성되며, 게이트 전극과 중첩된 부분중 개구부의 적어도 상호 대향하는 두 변과 인접한 부분에서는 채널이 형성되지 않는다. 소스 영역은 바디 영역내에 형성되며, 바디 영역내의 채널이 형성되는 부분과 접하여 스트라이프형으로 형성된 제1 소스 영역과, 상호 대향된 제1 소스 영역을 상호 연결시키는 제2 소스 영역을 포함한다. 그리고 소스 전극은 소스 영역과 전기적으로 연결되도록 형성되며, 드레인 전극은 드레인 영역과 전기적으로 연결되도록 형성된다.

Description

낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터{Power MOSFET having low on-resistance and high ruggedness}

본 발명은 전력용 모스 트랜지스터에 관한 것으로서, 더 상세하게는 낮은 온 저항과 큰 견고함을 갖는 전력용 모스 트랜지스터에 관한 것이다.

일반적으로 전력용 모스 트랜지스터는 바이폴라 트랜지스터에 비교해서 낮은 입력 임피던스, 빠른 스위칭 속도 및 우수한 안전 동작 영역 등의 많은 장점들을 갖고 있다. 그러나 전력용 모스 트랜지스터는 고유하게 기생 바이폴라 트랜지스터를 갖고 있다. 그 기생 바이폴라 트랜지스터가 턴 온되면, 온 상태로 래치되어 결국 소자 자체가 파손되는 경우도 발생할 수 있다. 따라서 기생 바이폴라 트랜지스터가 턴 온될 가능성을 최대한 억제시킬 필요가 있다.

기생 바이폴라 트랜지스터의 턴 온을 억제시키기 위한 여러 방법들이 제안된 바 있으나, 그 중 대표적인 방법중의 하나는 에미터 발라스트(emitter ballast) 저항을 만들어 주는 방법이다. 이 방법은 N⁺형 소스 영역내에서 소스 컨택을 통해 흐르는 전류의 이동 길이를 길게 형성하여 N⁺형 소스 영역내의 전위를 증가시키고, 이에 따라 N⁺형 소스 영역과 P^_형 바디 영역의 접합에서의 전위차를 감소시킴으로써 기생 바이폴라 트랜지스터의 턴 온을 억제시키는 방법이다.

도 1은 에미터 발라스트 저항을 만들어 줌으로써 기생 바이폴라 트랜지스터의 턴 온이 억제되도록 제안된 종래의 전력용 모스 트랜지스터의 셀 레이아웃도이다.

도 1을 참조하면, 게이트 전극(10)이 일정한 개구부를 갖고 형성되어 있으며, P^_형 바디 영역(도면에서 점선으로 표시된 내부 영역; 11)은 상기 개구부를 마스크로 하여 이온 주입 공정 및 확산 공정을 진행함으로써 형성된다. N⁺형 소스 영역(12)은 상기 P^_형 바디 영역(11)의 표면 일정 영역에서 상기 게이트 전극(10)의 가장자리를 따라 사각 고리 형태로 형성되어 있는 가장자리 영역을 포함한다. 또한 N⁺형 소스 영역(12)은 상기 가장자리 영역 중에서 수평 방향으로 상호 대향하고 있는 두 영역을 연결시키는 동시에 소스 컨택(13)을 통하여 소스 전극과 컨택되는 컨택 영역이 형성되어 있다.

이와 같은 종래의 전력용 모스 트랜지스터에 있어서, 전류의 일부분은 N⁺형 소스 영역(12)의 가장자리 영역을 따라 흘러서 컨택 영역으로 통해 소스 컨택(13)으로 흐르게 된다. 따라서 N⁺형 소스 영역(12)의 전 영역이 소스 전극과 컨택되어 있는 기존의 전력용 모스 트랜지스터에 비하여 N⁺형 소스 영역(12) 내에서의 전류의 이동 길이가 길어져서 전압 강하량이 증가되고, 결과적으로 N⁺형 소스 영역(12)과 P^_형 바디 영역(11) 사이의 상대적인 전위차를 낮춤으로써 기생 바이폴라 트랜지스터의 턴 온을 억제시킬 수 있다.

그런데, 상기와 같은 종래의 전력용 모스 트랜지스터는 채널이 P^_형 바디 영역(11)의 둘레를 따라 연속적으로 형성되는 구조이고, 이에 따라 기생 바이폴라 트랜지스터도 P^_형 바디 영역(11)의 둘레를 따라 연속적으로 존재하는 구조이다. 결국 에미터 발라스트 저항 성분으로 인하여 기생 바이폴라 트랜지스터의 턴 온을 억제시키는데는 효과가 있지만, 궁극적으로는 기생 바이폴라 트랜지스터의 밀도가 증가되어 기생 바이폴라 트랜지스터의 턴 온을 억제시키는데는 한계가 있다. 더욱이 N⁺형 소스 영역(12)내에서의 전류의 이동 통로가 병렬로 형성되어 있으므로 에미터 발라스팅 효과가 저하될 수도 있다.

이와 같은 문제점들을 해결하기 위해서는 기생 바이폴라 트랜지스터의 밀도를 감소시켜야 하지만, 이 경우에는 동시에 채널 밀도도 감소되어 소자의 온 저항이 증가하고 소자의 크기도 증가된다. 따라서 기생 바이폴라 트랜지스터의 턴 온을 충분히 억제시킬 수 있는 큰 견고함(ruggedness)과 소자 특성의 중요한 요소들 중의 하나인 낮은 온 저항 사이의 관계는 트레이드-오프(trade-off) 관계이다.

본 발명이 이루고자 하는 기술적 과제는, 바디 영역과 소스 영역의 구조를 변경시킴으로써 낮은 온 저항과 큰 견고함으로 동시에 가질 수 있는 전력용 모스 트랜지스터를 제공하는 것이다.

도 1은 종래의 전력용 모스 트랜지스터를 나타내 보인 셀 레이아웃도이다.

도 2는 본 발명에 따른 전력용 모스 트랜지스터를 나타내 보인 셀 레이아웃도이다.

도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 도시한 단면도이다.

도 4는 도 2의 선 Ⅳ-Ⅳ'를 따라 도시한 단면도이다.

도 5는 본 발명에 따른 전력용 모스 트랜지스터의 내부 저항 성분들이 소자의 온 저항에 영향을 미치는 정도를 나타내 보인 그래프이다.

도 6은 도 2 내지 도 4에 도시된 전력용 모스 트랜지스터의 등가 회로도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전력용 모스 트랜지스터는, 제1 도전형의 반도체 기판을 사용하여 마련된 드레인 영역상에 동일 도전형의 드리프트 영역이 배치된다. 상기 드리프트 영역상에는 게이트 절연막을 개재하여 게이트 전극이 형성되는데, 상기 게이트 전극은 상기 드리프트 영역의 일부를 노출시키면서 상호 일정 간격으로 이격된 다각형 형태의 개구부들을 다수 갖는다. 상기 드리프트 영역의 상부 일정 영역에는 바디 영역이 상기 제1 도전형과 반대 도전형인 제2 도전형으로 형성되는데, 상기 바디 영역은 상기 개구부로부터 확장되어 가장자리 부분이 상기 게이트 전극과 중첩되도록 형성되며, 상기 게이트 전극과 중첩된 부분중 상기 개구부의 적어도 상호 대향하는 두 변과 인접한 부분에서는 채널이 형성되지 않는다. 소스 영역은 상기 바디 영역내에 형성되며, 상기 바디 영역내의 채널이 형성되는 부분과 접하여 스트라이프형으로 형성된 제1 소스 영역과, 상호 대향된 제1 소스 영역을 상호 연결시키는 제2 소스 영역을 포함한다. 그리고 소스 전극은 상기 소스 영역과 전기적으로 연결되도록 형성되며, 드레인 전극은 상기 드레인 영역과 전기적으로 연결되도록 형성된다.

상기 바디 영역은, 상기 드리프트 영역의 표면과 접하면서 상기 게이트 전극과 중첩되되, 상기 제1 소스 영역과 접하여 채널이 형성되는 제1 바디 영역과, 상기 드리프트 영역의 표면과 접하면서 상기 게이트 전극과 중첩되되,상기 제1 소스 영역과 접하지 않고 채널이 형성되지 않는 제2 바디 영역과, 상기 드리프트 영역의 표면과 접하면서 상기 개구부에 의해 노출되되, 상기 제1 바디 영역과의 사이에는 상기 제1 소스 영역이 개재되고 상기 제2 바디 영역과는 직접 접하는 제3 바디 영역, 및 상기 드리프트 영역내에서 상기 제1 및 제2 소스 영역을 감싸면서 상기 제1, 제2 및 제3 바디 영역을 상호 연결하는 제4 바디 영역을 포함하는 것이 바람직하다.

상기 제2 및 제3 바디 영역에서의 불순물 농도는 상기 제1 바디 영역에서의 불순물 농도보다 높은 것이 바람직하다.

상기 제2 바디 영역은 상기 제2 소스 영역과 나란하게 형성될 수 있으며, 상기 소스 전극은 상기 제2 소스 영역과의 소스 컨택을 통하여 형성될 수 있다.

본 발명에 의하면, 바디 영역의 가장 자리를 따라서 일부분에서만 채널이 형성되도록 형성함으로써 전체적으로 기생 바이폴라 트랜지스터 밀도가 감소되고, 이에 따라 소자의 견고함이 크게 증가된다. 또한 채널이 일부분 형성됨으로써 채널 밀도가 감소하더라도 소자의 온 저항은 거의 증가하지 않으므로 소자의 전기적인 특성에는 큰 영향을 끼치지 않는다.

이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로서 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 '어떤 층이 상기 다른 층 또는 기판의 상부에 있다'라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.

도 2는 본 발명에 따른 전력용 모스 트랜지스터를 나타내 보인 평면도이다. 그리고 도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 도시한 단면도이며, 도 4는 도 2의 선 Ⅳ-Ⅳ'를 따라 도시한 단면도이다.

도 2 내지 도 4를 참조하면, 고농도의 제1 도전형(이하 n형)으로 불순물 도핑된 반도체 기판을 사용하여 마련된 드레인 영역(100)상에 동일 도전형의 드리프트 영역(110)이 배치된다. 드리프트 영역(110)은 에피택셜 성장법을 사용하여 형성시킬 수 있으며, 불순물 농도는 드레인 영역(100)내의 불순물 농도보다 저농도이다. 드리프트 영역(110)상에는 게이트 절연막(120)을 개재하여 게이트 전극(130)이 형성된다. 게이트 전극(130)은 각 셀마다 개구부(200)를 갖는데, 각 개구부(200)는 인접 셀의 개구부(200)와 일정한 간격(d)으로 이격된다. 게이트 전극(130)은 도핑된 폴리실리콘막을 사용하여 형성시킬 수 있다. 게이트 전극(130)에 의해 형성된 개구부(200)들은 사각형 또는 육각형과 같은 다각형 형태로 이루어져 있는데, 본 실시예에서는 사각형 형태를 예를 들어 설명하기로 한다.

바디 영역(점선으로 표시된 사각형 내부; 140)은 제1 도전형과 반대 도전형인 제2 도전형(이하 p형)으로 불순물 도핑이 이루어지며, 드리프트 영역(110)의 상부 일정 영역에 형성된다. 상기 바디 영역(140)은 네 개의 영역으로 구별될 수 있다. 즉, 첫 번째 영역인 제1 바디 영역(141)은 드리프트 영역(110)의 표면(S)과 접하면서 게이트 전극(130)과 중첩되는 영역 중에서 채널이 형성되는 영역이다. 두 번째 영역인 제2 바디 영역(142)은, 제1 바디 영역(141)과 같이 드리프트 영역(110)의 표면(S)과 접하면서 게이트 전극(130)과 중첩되는 영역이지만, 그 불순물 농도가 고농도로 형성되어서 채널이 형성되지 않는 영역이다. 세 번째 영역인 제3 바디 영역(143)은 드리프트 영역(110)의 표면(S)과 접하면서 상기 개구부(200)에 의해 노출되는 영역으로서, 제1 바디 영역(141)과는 소정 간격 이격되어 있고 제2 바디 영역(142)과는 직접 접하는 영역이다. 제3 바디 영역(143)에서의 불순물 농도는 제2 바디 영역(142)에서의 불순물 농도와 같이 고농도이다.그리고 제4 바디 영역(144)은 드리프트 영역(110)내에서 상기 제1, 제2 및 제3 바디 영역(141)( 142)(143)을 상호 연결시키는 영역이다.

상기 제1 바디 영역(141)과 제3 바디 영역(143) 사이에는 n⁺형 제1 소스 영역(151)이 스트라이프형으로 배치되고, 상호 대향하는 제1 소스 영역(151)을 연결시키는 n⁺형 제2 소스 영역(152)이 제3 바디 영역(143)의 표면을 가로질러 형성된다. 이와 같이 제1 소스 영역(151)이 제1 바디 영역(141)과 제3 바디 영역(143) 사이에만 형성되고 제2 바디 영역(141)과 제3 바디 영역(143) 사이에는 형성되지 않으므로, 제1 바디 영역(141)에서는 기생 바이폴라 트랜지스터가 여전히 존재하지만 제2 바디 영역(142)에서는 기생 바이폴라 트랜지스터가 존재하지 않게 된다. 따라서 전체적으로 기생 바이폴라 트랜지스터의 밀도가 낮아지게 되어 소자의 견고함(ruggedness)이 높아진다.

한편 제2 소스 영역(152)은 제1 소스 영역(151)을 상호 연결시키는 역할 외에도 소스 컨택(300)을 형성시킨다. 따라서 제1 소스 영역(151)에서 에미터 발라스팅 효과가 발생하여 제1 바디 영역(141)과 제1 소스 영역(151) 사이의 전위차를 줄여줄 수 있으며, 이에 따라 기생 바이폴라 트랜지스터에 의한 래치-업이 억제된다. 더욱이 종래의 경우와 달리 제1 소스 영역(151)내에서의 전류 이동 경로가 직렬로 이루어져 있으므로 에미터 발라스팅 효과도 더욱 현저하게 나타난다.

소스 전극(160)은 상기 소스 컨택(300)을 통해 제1 및 제2 소스 영역(151)(152)과 전기적으로 연결되도록 형성되고, 드레인 전극(170)은 드레인 영역(100)과 전기적으로 연결되도록 형성된다.

한편 본 발명에 따른 전력용 모스 트랜지스터에서, 기생 바이폴라 트랜지스터의 밀도가 감소되어 소자의 견고함은 증가되지만, 상대적으로 채널 밀도는 감소된다. 채널 밀도의 감소로 인하여, 가장 영향을 받는 소자의 특성은 온 저항이다. 일반적으로 채널 밀도가 감소되면 소자의 온 저항도 감소된다. 소자의 온 저항은 트랜지스터 내부의 여러가지 저항 성분들의 조합으로 이루어진다. 예를 들면 소자의 온 저항은 채널 저항, 축적 저항, JFET 저항, 드리프트 저항 등의 합으로 나타낼 수 있다. 그런데 이와 같은 여러가지 저항 성분들이 소자의 온 저항에 영향을 끼치는 정도는 소자의 정격 전압에 따라 변화된다.

도 5는 이와 같은 여러가지 저항 성분들이 소자의 정격 전압에 따라 소자의 온 저항에 얼마나 영향을 끼치는지를 나타내 보인 그래프이다.

도 5를 참조하면, 소자의 정격 전압이 약 50V인 경우에 소자의 온 저항은 채널 저항(R_CH)에 의해 크게 좌우된다. 그리고 소자의 정격 전압이 약 100V인 경우에 소자의 온 저항은 채널 저항(R_CH) 및 드리프트 저항(R_DRIFT)에 의해 크게 좌우된다. 즉 채널 저항(R_CH)의 비중은 약간 감소되고, 드리프트 저항(R_DRIFT)의 비중은 크게 증가되며, 다른 나머지 저항 성분들인 기판 저항(R_SUB), JFET 저항(R_JFET) 및 소스 저항(R_SOURCE)의 비중은 거의 영향을 끼치지 못하는 정도가 된다. 한편, 본 발명에 따른 전력용 모스 트랜지스터가 적용될 수 있는 소자의 정격전압이 약 500V인 경우에는, 소자의 온 저항이 거의 드리프트 저항(R_DRIFT)에 의해 좌우되며, 채널 저항(R_CH)은 소자의 온 저항에 큰 영향을 끼치지 못한다.

따라서 본 발명에 따른 전력용 모스 트랜지스터에서는 채널 밀도가 감소되어 채널 저항이 증가되더라도 소자의 온 저항은 거의 증가되지 않으므로 소자의 전기적인 특성을 양호하게 유지시킬 수 있다.

본 발명의 중요한 특징중의 다른 하나는 제2 바디 영역(142)에서의 불순물 농도 제한이 없다는 점이다. 즉 제2 바디 영역(142)은 채널이 형성될 필요가 없는 영역이므로 불순물 농도를 높게 유지해도 소자의 특성에 나쁜 영향을 끼치지 않는다. 따라서 본 발명에 따른 모스 트랜지스터는 제2 바디 영역(142)에서의 불순물 농도를 제3 바디 영역(143)에서와 같이 고농도로 형성시킴으로서 제3 바디 영역(143)을 확장시킨 것과 동일한 효과를 나타낼 수 있다. 이에 따른 장점을 도면을 참조하여 설명하면 다음과 같다.

도 6은 본 발명에 따른 전력용 모스 트랜지스터의 등가 회로도이다.

도 6을 참조하면, 기생 바이폴라 트랜지스터(600)의 컬렉터 단자(C)는 전력용 모스 트랜지스터(700)의 드리프트/드레인 영역(도 3 및 도 4의 110, 100)을 통해 드레인 단자(D)와 연결되고, 에미터 단자(E)는 제1 소스 영역(도 2 내지 도 4의 151)과 제1 소스 영역내의 에미터 발라스팅 저항(R1)을 통해 소스 단자(S)와 연결되며, 그리고 베이스 단자(B)는 바디 영역(도 2 내지 도 4의 140)과 바디 영역내의 저항(R2)을 통해 소스 단자(S)와 연결된다. 한편, 소스 단자(S)와 드레인 단자(D)사이에는 소스 단자(S)쪽을 에노드로 하고 드레인 단자(D)쪽을 캐소드로 하는 다이오드(800)가 형성된다.

상기 다이오드(800)는 상기 모스 트랜지스터(700)가 스위칭 동작을 수행하는 경우에 외부의 인덕터 부하에 저장된 에너지를 방출하는데 사용된다. 따라서 다이오드(800)의 용량은 소자의 안정성에 큰 영향을 끼친다. 예컨대 다이오드(800)의 용량이 작아서 모스 트랜지스터의 역방향 전류를 충분히 배출시키지 못하면 소자에 치명적인 손상이 가해질 수 있다. 본 발명에서는 상기 다이오드(800)의 에노드 단자에 연결되는 제3 바디 영역(143)이 제2 바디 영역(142)까지 확장된 것과 동일한 효과가 나타나므로, 다이오드(800)를 통한 역방향 전류를 충분히 배출시켜서 소자의 안정성을 개선시킬 수 있다.

이상의 설명에서와 같이, 본 발명에 따른 전력용 모스 트랜지스터에 의하면, 바디 영역의 가장 자리를 따라서 일부분에서만 채널이 형성되도록 형성함으로써 전체적으로 기생 바이폴라 트랜지스터 밀도가 감소되고, 이에 따라 소자의 견고함이 크게 증가된다. 또한 채널이 일부분 형성됨으로써 채널 밀도가 감소하더라도 소자의 온 저항은 거의 증가하지 않으므로 소자의 전기적인 특성에는 큰 영향을 끼치지 않는다.

Claims (6)

1. 제1 도전형의 반도체 기판을 사용하여 마련된 드레인 영역;

   상기 드레인 영역상에 형성된 동일 도전형의 드리프트 영역;

   상기 드리프트 영역상에 게이트 절연막을 개재하여 형성되되, 상기 드리프트 영역의 일부를 노출시키면서 상호 일정 간격으로 이격된 다각형 형태의 다수의 개구부들을 갖는 게이트 전극;

   상기 드리프트 영역의 상부 일정 영역에서 상기 제1 도전형과 반대 도전형인 제2 도전형으로 형성되되, 상기 개구부로부터 확장되어 가장자리 부분이 상기 게이트 전극과 중첩되도록 형성되며, 상기 게이트 전극과 중첩된 부분중 상기 개구부의 적어도 상호 대향하는 두 변과 인접한 부분에서는 채널이 형성되지 않는 바디 영역;

   상기 바디 영역내에 형성되되, 상기 바디 영역내의 채널이 형성되는 부분과 접하여 스트라이프형으로 형성된 제1 소스 영역과, 상호 대향된 제1 소스 영역을 상호 연결시키는 제2 소스 영역을 포함하는 제1 도전형의 소스 영역;

   상기 소스 영역과 전기적으로 연결되도록 형성된 소스 전극; 및

   상기 드레인 영역과 전기적으로 연결되도록 형성된 드레인 전극을 포함하는 것을 특징으로 하는 전력용 모스 트랜지스터.
2. 제1항에 있어서, 상기 바디 영역은,

   상기 드리프트 영역의 표면과 접하면서 상기 게이트 전극과 중첩되되, 상기 제1 소스 영역과 접하여 채널이 형성되는 제1 바디 영역;

   상기 드리프트 영역의 표면과 접하면서 상기 게이트 전극과 중첩되되,상기 제1 소스 영역과 접하지 않고 채널이 형성되지 않는 제2 바디 영역;

   상기 드리프트 영역의 표면과 접하면서 상기 개구부에 의해 노출되되, 상기 제1 바디 영역과의 사이에는 상기 제1 소스 영역이 개재되고 상기 제2 바디 영역과는 직접 접하는 제3 바디 영역; 및

   상기 드리프트 영역내에서 상기 제1 및 제2 소스 영역을 감싸면서 상기 제1, 제2 및 제3 바디 영역을 상호 연결하는 제4 바디 영역을 포함하는 것을 특징으로 하는 전력용 모스 트랜지스터.
3. 제2항에 있어서,

   상기 제2 및 제3 바디 영역에서의 불순물 농도는 상기 제1 바디 영역에서의 불순물 농도보다 높은 것을 특징으로 하는 전력용 모스 트랜지스터.
4. 제2항에 있어서,

   상기 제2 바디 영역은 상기 제2 소스 영역과 나란하게 형성된 것을 특징으로 하는 전력용 모스 트랜지스터.
5. 제1항에 있어서,

   상기 소스 전극은 상기 제2 소스 영역과의 소스 컨택을 통하여 형성되는 것을 특징으로 하는 전력용 모스 트랜지스터.
6. 제1항에 있어서,

   상기 개구부는 사각형 형태인 것을 특징으로 하는 전력용 모스 트랜지스터.