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KR100314732B1 - 논리합회로를이용한상태머신 - Google Patents

논리합회로를이용한상태머신 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 논리합 회로를 이용한 상태 머신에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
PMOS 트랜지스터와 NMOS 트랜지스터가 각각 쌍(pair)으로 구성되어 레이아웃 면적이 크게 필요한 종래의 논리합 회로에서 트랜지스터의 수를 줄여 레이아웃 면적을 감소시킨다.
3. 발명의 해결 방법의 요지
클럭 신호에 따라 전원 전압을 공급하는 PMOS 트랜지스터와, 반전된 입력 신호에 따라 상기 PMOS 트랜지스터를 통해 공급받은 전원 전압을 출력하는 다수의 PMOS 트랜지스터와, 상기 클럭신호에 따라 상기 출력을 제어하는 NMOS 트랜지스터로 구성된 논리합 회로를 이용하여 상태 머신을 구성한다.

Description

논리합 회로를 이용한 상태 머신{Sate machine using the OR gate circuit}
본 발명은 논리합 회로를 이용한 상태머신에 관한 것으로, 특히 트랜지스터의 수를 줄여 레이아웃 면적을 감소시키기 위해 입력 신호에 따라 전원전압을 출력하는 제 1 스위칭 수단과, 상기 전원전압에 따라 상기 출력을 제어하기 위해 하나의 트랜지스터로 구성된 제 2 스위칭 수단으로 구성된 논리합 회로를 이용한 상태 머신에 관한 것입니다.
일반적인 논리합 회로를 도 1에 도시하였으며, 그 구성을 설명하면 다음과 같다.
전원 전압(VCC)이 공급되는 전원 단자와 노드(K1) 사이에 접속되며 각각의 게이트에 입력 신호가 인가되는 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)와, 노드(K1)와 접지 단자(VSS) 사이에 접속되며 상기 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)와 각각 쌍(pair)으로 접속된 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)와, 노드(K1)와 출력 단자(out) 사이에 접속되어 노드(K1)의 전위를 반전시켜 출력하는 인버터(1)로 이루어지되, 상기 PMOS 트랜지스터(P1 내지 P3)와 NMOS 트랜지스터(N1 내지 N3)는 입력 신호의 수에 따라 그 접속수가 변화된다.
상기와 같이 구성되는 일반적인 논리합 회로의 구동 방법을 설명하면 다음과 같다.
모든 입력 신호가 로우(LOW) 상태로 인가될 경우의 회로 구동을 설명한다. 로우 상태로 인가되는 입력 신호에 의해 모든 PMOS 트랜지스터(P1 내지 P3)가 턴온되고, 모든 NMOS 트랜지스터(N1 내지 N3)가 턴오프된다. 따라서, 전원 전압(VCC)이 PMOS 트랜지스터(P1 내지 P3)를 통해 공급되고, 턴오프된 NMOS 트랜지스터(N1 내지 N3)를 통해 그라운드로의 패스가 차단되어 노드(K1)는 하이 상태의 전위를 유지한다. 하이 상태를 유지하는 노드(K1)의 전위는 인버터(I)를 통해 로우 상태로 반전되어 출력 단자(out)로 출력된다.
입력 신호중 어느 하나가 로우 상태로 입력될 경우, 예를 들어 제 2 PMOS 트랜지스터(P2)로 인가되는 신호가 로우 상태일 경우의 회로 구동을 설명한다. 제 2 PMOS 트랜지스터(P2)의 게이트로 인가되는 신호가 로우 상태를 유지하므로 제 2PMOS 트랜지스터(P2)가 턴온되고, 제 2 NMOS 트랜지스터(N2)가 턴오프된다. 하지만, 제 1 및 제 3 PMOS 트랜지스터(P1 및 P3)의 게이트로 인가되는 신호가 하이 상태를 유지하므로 제 1 및 제 3 PMOS 트랜지스터(P1 및 P3)가 턴오프되고, 제 1 및 제 3 NMOS 트랜지스터(N1 및 N3)가 턴온된다. 따라서, 노드(K1)의 전위는 로우 상태로 된다. 로우 상태를 유지하는 노드(K1)의 전위는 인버터(I)를 통해 하이 상태로 반전되어 출력 단자(out)로 출력된다.
모든 입력 신호가 하이 상태로 인가될 경우 회로의 구동은 다음과 같다. 모든 입력 신호가 하이 상태로 입력되어 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 턴오프되고, 제 1 내지 제 3 NMOS 트랜지스터(N1 내지 N3)가 턴온된다. 따라서, 전원 전압(VCC)의 공급이 차단되고, 그라운드로 패스가 형성되어 노드(K1)의 전위는 로우 상태로 유지된다. 로우 상태로 유지되는 노드(K1)의 전위는 인버터(I)를 통해 하이 상태로 반전되어 출력 단자(out)로 출력된다.
상기와 같이 구성되어 동작하는 일반적인 논리합 회로는 PMOS 트랜지스터와 NMOS 트랜지스터가 각각 쌍으로 이루어져 있으므로 트랜지스터의 수가 많아지게 되어 레이아웃(layout)을 증가시키게 된다.
따라서, 본 발명은 트랜지스터의 수를 줄여 레이아웃 면적을 감소시킬 수 있는 논리합 회로를 이용한 상태 머신을 제공하는 것을 목적으로 한다.
도 1은 일반적인 논리합 회로도.
도 2는 본 발명에 따른 클럭에 의해 제어되는 논리합 회로도.
도 3은 본 발명에 따른 논리합 회로를 상태 머신의 래치 블록에 적용한 일 예를 도시한 회로도.
도 4는 도 3의 구동 타이밍도.
도 5는 도 3의 확장 실시 예를 도시한 회로도.
도 6은 본 발명의 다른 실시 예에 따른 논리합 회로를 상태 머신의 래치 블록에 적용한 회로도.
<도면의 주요 부분에 대한 부호 설명>
P1 내지 P4 및 P11 내지 P14 : 제 1 내지 제 4 PMOS 트랜지스터
N1 내지 N4 : 제 1 내지 제 4 NMOS 트랜지스터
1 : 인버터 K1, K11, K21, K31 : 노드
11, 21 : 논리합 회로 블록 12, 22 : 래치 블록
13 및 14 : 제 1 및 제 2 지연 수단
15 및 25 : 제 1 래치 16 및 26 : 제 2 래치
M1 및 M11 : 제 1 전송 게이트 M2 및 M12 : 제 2 전송 게이트
P21 내지 P25 : 제 1 내지 제 5 PMOS 트랜지스터
N21 및 N22 : 제 1 및 제 2 NMOS 트랜지스터
I21 내지 I25 : 제 1 내지 제 5 인버터
상술한 목적을 달성하기 위해 본 발명은 클럭신호를 지연시키기 위한 제 1 지연수단과; 상기 제 1 지연수단의 출력신호를 지연시키기 위한 제 2 지연수단과; 상기 클럭신호와 상기 제 2 지연수단의 출력신호를 논리 조합하기 위한 논리회로와; 상기 논리회로의 출력신호에 따라 전원전압을 인가하기 위한 제 1 스위칭 수단과; 상기 제 1 스위칭 수단과 출력단자 사이에 각각 병렬접속되고 각각 소정의 입력신호에 의해 제어되어 상기 제 1 스위칭 수단을 통해 인가된 상기 전원전압을 상기 출력단자에 출력하기 위한 다수의 스위칭 수단과; 상기 출력단자와 접지단자 사이에 접속되고 상기 제 1 지연수단의 출력신호에 의해 제어되어 상기 출력단자의 전위를 제어하기 위한 제 2 스위칭 수단과; 상기 출력단자의 전위를 래치시키기 위한 래치수단을 구비하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 논리합 회로도로서, 클럭(clock)에 의해 제어된다.
게이트로 인가되는 클럭에 따라 전원 단자로부터 전원 전압(VCC)을 공급하는 제 1 PMOS 트랜지스터(P11)와, 게이트로 반전된 입력 신호가 인가되고 제 1 PMOS 트랜지스터(P11)를 통해 전원 전압이 소오스로 공급되며, 그 출력이 노드(K11)를통해 출력 단자(out)에 접속된 제 2 내지 제 4 PMOS 트랜지스터(P12 내지 P14)와, 노드(K11)와 접지 단자(VSS)간에 접속되며, 게이트로 인가되는 클럭에 따라 노드(K11)의 전위를 제어하는 NMOS 트랜지스터(N11)을 포함하여 구성되되, 상기 반전된 입력 신호의 수에 따라 PMOS 트랜지스터(P12 내지 P14)의 수가 변화된다.
상기와 같이 구성되는 본 발명에 따른 OR 게이트의 구동 방법을 설명하면 다음과 같다.
먼저, 클럭이 로우 상태로 인가될 때의 구동 방법을 설명한다. 로우 상태의 클럭에 의해 접지 단자(VSS)와 접속된 NMOS 트랜지스터(N11)는 턴오프되고, 제 1 PMOS 트랜지스터(P11)는 턴온되어 전원 전압(VCC)이 공급된다. 모든 입력 신호가 로우 상태로 인가되면 인버팅 수단(이하 도시안됨)을 통해 하이 상태로 반전되어 제 2 내지 제 4 PMOS 트랜지스터(P12 내지 P14)에 인가될 경우 제 2 내지 제 4 PMOS 트랜지스터(P12 내지 P14)는 모두 턴오프되어 노드(K11)의 전위는 로우 상태로 된다. 로우 상태를 유지하는 노드(K11)의 전위가 출력 단자(out)의 전위로 된다. 만약 어느 하나의 입력 신호가 하이 상태로 인가되면, 예를들어 제 2 PMOS 트랜지스터(P12)의 게이트로 인가되는 신호가 하이 상태로 인가되면 인버팅 수단을 통해 로우 상태로 반전되어 제 2 PMOS 트랜지스터(P12)가 턴온되고, 나머지 제 3 및 제 4 PMOS 트랜지스터(P13 및 P14)는 턴오프된다. 따라서, 노드(K11)의 전위는 하이 상태로 되고 이 전위가 출력 단자(out)의 전위로 된다.
클럭이 하이 상태로 인가될 경우의 회로 구동을 설명한다. 하이 상태로 인가되는 클럭에 의해 접지 단자(VSS)와 접속된 NMOS 트랜지스터(N11)가 턴온되어 그라운드로 패스를 형성하고, 전원 전압(VCC)을 공급하는 제 1 PMOS 트랜지스터(P11)가 턴오프되어 전원을 공급하지 못한다. 따라서, 입력 신호에 관계없이 노드(K11)의 전위는 로우 상태를 유지하므로 출력 단자(out)는 로우 상태의 전위를 유지하게 된다.
도 3은 본 발명에 따른 논리합 회로를 상태 머신(state machine)의 래치 블록(latch block)에 적용한 실시 예를 도시한 회로도이도, 도 4는 그에 따른 동작 타이밍도이다.
하이 상태의 초기화 신호(S)에 의해 래치 블록(11)의 출력(out)이 로우 상태로 되어 래치 블록(11)을 초기화시킨다. 즉, 하이 상태의 초기화 신호(S)가 제 1 인버터(I21)을 통해 로우 상태로 반전되어 제 5 PMOS 트랜지스터(P25)를 턴온시킨다. 또한, 하이 상태의 초기화 신호(S)에 의해 제 2 NMOS 트랜지스터(N22)가 턴온되어 그라운드로 패스가 형성된다. 따라서, 전원 전압(VCC)이 제 1 래치(15)에 인가되고, 제 2 래치(16)의 출력이 로우 상태로 되고, 이 신호가 제 4 및 제 5 인버터(I24 및 I25)를 통해 로우 상태로 출력되므로 래치 블록(12)이 초기화된다. 래치 블록(12)이 초기화되면 초기화 신호(S)는 로우 상태로 된다.
래치 블록(12)이 초기화된 상태에서 클럭이 하이 상태에서 로우 상태로 천이할 때(도 4의 t1 시각)의 회로 구동을 설명하면 다음과 같다.
로우 상태로 입력되는 클럭에 의해 제 1 전송 게이트(M1)가 턴온된다. 즉, 로우 상태의 클럭에 의해 PMOS 트랜지스터가 턴온되고, 제 3 인버터(I23)를 통해 하이 상태로 반전된 신호에 의해 NMOS 트랜지스터가 턴온되어 제 1 전송 게이트(M1)가 턴온된다.
로우 상태로 입력되는 클럭이 제 1 지연 수단(13)을 통해 일정 시간 지연(DCLK)되므로 제 1 NMOS 트랜지스터(N21)가 순간적으로 턴온된다(t2 시각). 턴온된 제 1 NMOS 트랜지스터(N21)에 의해 그라운드로 패스가 형성되므로 노드(K21)의 전위는 입력 데이터의 상태에 관계없이 로우 상태로 유지된다. 로우 상태를 유지하는 데이터가 제 1 전송 게이트(M1)를 통해 제 1 래치(15)에 래치된다.
한편, 로우 상태의 클럭과 제 1 지연 수단(13)을 통해 지연된 신호(DCLK)가 제 2 지연 수단(14)을 통해 다시 한번 지연되어(SCLK) NOR 게이트에 입력된다. 그런데, 제 2 지연 수단(14)을 통해 지연된 신호(SCLK)는 t3 시각까지는 하이 상태를 유지하다가 t4 시각에서 로우 상태로 반전된다. 따라서, t3 시각까지 NOR 게이트의 출력은 로우 상태를 유지하고, 이 신호가 제 2 인버터(I22)를 통해 하이 상태로 반전되므로 제 1 PMOS 트랜지스터(P21)는 턴오프된다. 이 상태가 t4 시각에서 바뀌므로 제 2 PMOS 트랜지스터(P21)가 턴온되어 전원 전압(VCC)을 제 2 내지 제 4 PMOS 트랜지스터(P22 내지 P24)에 인가한다. 전원 전압(VCC)이 인가된 제 2 내지 제 4PMOS 트랜지스터(P22 내지 P24)는 게이트에 입력되는 데이터의 상태에 따라 노드(K21)를 전원 전압(VCC)의 전위로 만들게 된다. 만약 제 2 내지 제 4 PMOS 트랜지스터(P22 내지 P24)의 게이트에 입력되는 데이터중 어느 하나의 데이터가 로우 상태일 경우 노드(K21)의 전위는 전원 전압(VCC)과 같은 전위로 된다. 하이 상태의 전위가 제 1 전송 게이트(M1)를 통해 제 1 래치(15)에 래치된다.
제 1 래치(15)에 하이 상태가 래치된 상태에서 클럭이 하이 상태로 천이할 경우(도 4의 t5 시각) 하이 상태의 클럭에 의해 제 2 전송 게이트(M2)가 턴온되고, 턴온된 제 2 래치(M2)를 통해 하이 상태의 데이터가 제 2 래치(16)에 래치된다. 제 2 래치(16)에 래치된 하이 상태의 데이터는 제 4 및 제 5 인버터(I24 및 I25)를 통해 출력된다.
도 5는 본 발명에 따른 논리합 회로를 상태 머신에 확대 적용한 실시 예를 도시한 회로도이다. 다수의 논리합 회로와 다수의 래치 블록의 출력을 하나의 디코더를 통해 출력한다. 이러한 상태 머신에서는 (n+1) 가지의 입력 신호에 따라 (n+1)개의 논리합 회로 블록 및 래치 블록이 필요하며, 디코더를 통해 (2n+1-1)개의 상태가 출력된다.
도 6은 본 발명의 다른 실시 예에 따른 논리합 회로를 래치 블록에 적용한 회로이다. 도시된 바와 같이 래치 블록(22)의 구성은 도 3에서 설명된 래치블록(12)의 구성과 동일하다. 그러나, 논리합 회로 블록(21)은 다음과 같이 구성된다. 먼저, 입력 신호가 게이트에 입력되는 제 1 내지 제 3 PMOS 트랜지스터(P31 내지 P33)의 소오스로 전원 전압(VCC)이 직접 입력되고, 드레인은 노드(K31)와 접속된다. 노드(K31)의 전위는 래치 블록(22)에 입력되며, 제 1 NMOS 트랜지스터(N31)를 통해 접지 단자(VSS)와 접속된다. 제 1 NMOS 트랜지스터(N31)의 게이트는 전원 전압(VCC)이 인가되도록 한다. 상기와 같이 구성하면 제 1 내지 제 3 PMOS 트랜지스터(P31 내지 P33)의 게이트에 인가되는 신호중 어느 하나의 신호가 로우 상태일 경우 노드(K31)의 전위는 하이 상태로 된다. 그런데, 접지 단자(VSS)와 접속된 제 1 NMOS 트랜지스터(N31)의 저항을 높게하여 그라운드로 흐르는 전류의 양을 제한해야 한다.
상술한 바와 같이 본 발명에 의하면 트랜지스터의 수를 줄일 수 있는 논리합 회로를 이용하여 상태머신을 구성함으로써, 레이아웃 면적을 감소시키고, 전력 소모도 줄일 수 있다.

Claims (3)

  1. 클럭신호를 지연시키기 위한 제 1 지연수단과;
    상기 제 1 지연수단의 출력신호를 지연시키기 위한 제 2 지연수단과;
    상기 클럭신호와 상기 제 2 지연수단의 출력신호를 논리 조합하기 위한 논리회로와;
    상기 논리회로의 출력신호에 따라 전원전압을 인가하기 위한 제 1 스위칭 수단과;
    상기 제 1 스위칭 수단과 출력단자 사이에 각각 병렬접속되고 각각 소정의 입력신호에 의해 제어되어 상기 제 1 스위칭 수단을 통해 인가된 상기 전원전압을 상기 출력단자에 출력하기 위한 다수의 스위칭 수단과;
    상기 출력단자와 접지단자 사이에 접속되고 상기 제 1 지연수단의 출력신호에 의해 제어되어 상기 출력단자의 전위를 제어하기 위한 제 2 스위칭 수단과;
    상기 출력단자의 전위를 래치시키기 위한 래치수단을 구비하는 것을 특징으로 하는 논리합 회로를 이용한 상태 머신.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위칭 수단 각각은 PMOS 및 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 논리합 회로를 이용한 상태 머신.
  3. 제 1 항에 있어서,
    상기 다수의 스위칭 수단은 병렬 접속된 다수의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 논리합 회로를 이용한 상태 머신.
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