KR100313931B1

KR100313931B1 - Control signal generator

Info

Publication number: KR100313931B1
Application number: KR1019970035828A
Authority: KR
Inventors: 한동환
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 2002-01-12
Anticipated expiration: 2017-07-29
Also published as: KR19990012437A

Abstract

본 발명은 모든 신호에 대해 동일한 방법으로 제어신호를 출력할 수 있도록 한 제어신호 발생회로에 관한 것으로서, 두 개의 신호를 입력으로하여 복수개의 비트를 출력하는 카운터와, 상기 카운터에서 출력된 복수개의 출력신호를 받아 연산하여 출력하는 복수개의 AND 게이트들과, 상기 복수개의 AND 게이트의 출력중에서 2개의 출력을 입력으로하여 연산하여 출력하는 연산부와, 그리고 상기 연산부의 출력신호와 두 개의 신호를 입력으로하여 제어신호를 출력하는 플립 플롭을 포함하여 구성됨을 특징으로 한다.The present invention relates to a control signal generating circuit that can output a control signal to all signals in the same way, comprising: a counter for outputting a plurality of bits by inputting two signals, and a plurality of outputs output from the counter A plurality of AND gates for receiving and calculating signals, an arithmetic unit for calculating and outputting two outputs among the outputs of the plurality of AND gates, and an output signal of the arithmetic unit and two signals as inputs And a flip flop for outputting a control signal.

Description

Control signal generator

본 발명은 제어신호 발생회로에 관한 것으로 특히, 제어신호를 간단하게 발생시킬 수 있도록 하는데 적당한 제어신호 잘생회로에 관한 것이다.The present invention relates to a control signal generating circuit, and more particularly, to a control signal handsome circuit suitable for easily generating a control signal.

일반적으로 제어신호(Control Signal)를 만들 때 카운터(Counter)의 클럭(Clock) 분주된 신호와 이들의 조합을 이용하거나 이러한 것들이 용이하지 않을 때 ROM(Read Only Memory)을 이용하여 신호들을 코딩(Coding)하여 사용하게 된다.In general, when a control signal is generated, signals may be coded by using a clock divided signal of a counter and a combination thereof, or by using a read only memory (ROM) when these are not easy. Will be used.

그러나 이들의 경우 클리취(Glitch) 등의 문제를 야기하고 또한 ROM 컴파일러(Compiler)등이 구현할 때 필수적이다.However, these cases cause problems such as glitch and are also essential when the ROM compiler is implemented.

이하, 첨부된 도면을 참고하여 종래의 제어신호 발생회로를 설명하면 다음과 같다.Hereinafter, a conventional control signal generation circuit will be described with reference to the accompanying drawings.

도 1은 종래의 제 1 실시예에 따른 제어신호 발생회로를 나타낸 개략도이다.1 is a schematic diagram showing a control signal generating circuit according to a first embodiment of the prior art.

도 1에 도시된 바와같이 n-비트 카운터(11), 조합 회로(12), 순서 회로(13)로 구성되는데, n개의 플립플롭(F/F)으로 구성되는 n-비트 카운터(11)는 첫 번째 플립플롭의 입력은 외부클럭(EXTCLK)이며, 상기 첫 번째 플립플롭에서 분주된 신호는 두 번째 플립플롭의 입력이 된다.As shown in FIG. 1, the n-bit counter 11, the combination circuit 12, and the sequential circuit 13 are provided. The n-bit counter 11, which is composed of n flip-flops F / F, The input of the first flip-flop is the external clock EXTCLK, and the signal divided in the first flip-flop is the input of the second flip-flop.

한편, 상기의 n개의 플립플롭은 모두 클리어(Clear) 신호를 가지고 있으며, 함께 연결이 되어 Low로 떨어질 때 각 플립플롭의 출력 Q[l-1]은 LOW로 떨어진다.On the other hand, all of the n flip-flops have a clear signal, and when connected together and dropped to low, the output Q [l-1] of each flip-flop drops to LOW.

그리고 상기 카운터(11)의 출력은 조합 회로(Combinational Logic)(12)에 입력이 되고, 상기 조합 회로(12)의 출력은 순서 회로(Sequential Logic)(13)로 입력이 되어 최종 제어신호인 con[l-1 : 0]를 발생한다.The output of the counter 11 is input to the combinational logic 12, and the output of the combinational circuit 12 is input to the sequential logic 13 so that the final control signal is con. Generates [l-1: 0].

종래의 제어신호 발생회로의 동작을 더욱 상세하게 설명하면, 카운터(11)에 의해 입력신호 EXTCLK를

에서 (

)ⁿ까지 분주한 Q[n-1 : 0] 신호를 만들어 낸다.Referring to the operation of the conventional control signal generation circuit in more detail, the counter 11 receives the input signal EXTCLK.

In (

) ^N one division to Q [n-1: 0] produce a signal.

이어, 상기의 출력은 이후 제어신호를 만들기 위해 조합 회로(12)에서 서로 필요한 신호끼리 조합시킨다.Then, the output is then combined with each other necessary signals in the combination circuit 12 to produce a control signal.

그러나 이들 출력 C[m-1 : 0]는 멀티플렉서나 게이트의 입력으로 사용될 수는 있으나 에지(Edge)에서 데이터가 트랜지스퍼 되는 제어신호로는 적당하지 못하다.However, these outputs C [m-1: 0] can be used as inputs of multiplexers or gates, but they are not suitable as control signals where data is transistord at the edge.

그 이유는 카운터(11)의 출력간의 조합은 클리취를 발생하기 때문이다.The reason for this is that the combination between the outputs of the counter 11 generates a cleat.

이러한 문제를 해결하기 위해 순서 회로(13)를 이용하는데, 상기의 순서 회로(13)를 이용하면 원하는 제어신호 con[n-1 : 0]를 얻을 수 있지만 적어도 하나의 입력신호 만큼의 딜레이(Delay)가 발생하기 때문에 나머지 모두 다 타이밍(Timing)을 고려해 주어야 한다.In order to solve this problem, the sequential circuit 13 is used. When the sequential circuit 13 is used, a desired control signal con [n-1: 0] can be obtained, but at least one input signal delay is delayed. ), So all the rest should be considered timing.

도 2는 종래의 제 2 실시예에 따른 제어신호 발생회로를 나타낸 개략도로써, 종래 제 1 실시예의 조합 회로와 순서 회로 대신에 인버터(14)와 롬(15)을 구성한다.Fig. 2 is a schematic diagram showing a control signal generating circuit according to a second conventional embodiment, and constitutes an inverter 14 and a ROM 15 instead of the combination circuit and the sequential circuit of the first conventional embodiment.

도 2에서와 같이 카운터(11), 인버터(14), 롬(15)을 구성할 경우 실리콘(Silicon)위에 구현할 때 문제점은 있지만 클리취 문제는 해결할 수 없다.As shown in FIG. 2, when the counter 11, the inverter 14, and the ROM 15 are configured, there is a problem when the silicon 11 is implemented on the silicon, but the cleat problem cannot be solved.

그러나 이와같은 종래의 제어신호 발생회로에 있어서 다음과 같은 문제점이 있었다.However, such a conventional control signal generation circuit has the following problems.

첫째, 카운터와 조합 회로를 이용할 경우 카운터의 출력특성상 클리취를 완벽히 피하기위해 시뮬레이터(Simulator)상에서는 나타나지 않는 클리취 타이밍을 일일이 찾아 내려가야 하며 순서 회로로 수정시 한 클럭씩 딜레이 된다.First, when using the counter and combination circuit, in order to completely avoid the clew due to the counter's output characteristics, the clerk timing that does not appear on the simulator should be searched down one by one.

둘째, 인버터나 롬을 사용할 경우 인플레이션(Implementation)시 롬 컴파일러가 필수적이며 레이아웃(Layout)시 하나의 마이크로 셀이 추가되고, 한 두 개의 신호를 발생시키기에는 적합하지 못하다.Second, when using an inverter or ROM, the ROM compiler is essential for inflation and one microcell is added during layout, and it is not suitable for generating one or two signals.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 클럭의 딜레이를 방지하고 간단하게 원하는 제어신호를 발생할 수 있도록 한 제어신호 발생회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a control signal generation circuit which prevents a delay of a clock and simply generates a desired control signal.

도 1은 종래의 제 1 실시예에 따른 제어신호 발생회로를 나타낸 개략도1 is a schematic diagram showing a control signal generating circuit according to a first embodiment of the prior art

도 2는 종래의 제 2 실시예에 따른 제어신호 발생회로를 나타낸 개략도2 is a schematic diagram showing a control signal generating circuit according to a second conventional embodiment

도 3은 본 발명에 의한 제어신호 발생회로를 나타낸 개략도3 is a schematic diagram showing a control signal generating circuit according to the present invention;

도 4는 본 발명의 제어신호 발생회로의 출력신호를 나타낸 타이밍도4 is a timing diagram showing an output signal of the control signal generating circuit of the present invention;

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 카운터 22 : AND 게이트21: counter 22: AND gate

23 : 연산부 24 : 플립 플롭23: calculator 24: flip flop

25 : 인버터 26 : 제 1 NAND 게이트25 inverter 26 first NAND gate

27 : 제 2 NAND 게이트 28 : 제 3 NAND 게이트27: second NAND gate 28: third NAND gate

상기와 같은 목적을 달성하기 위한 본 발명에 의한 제어신호 발생회로는 두 개의 신호를 입력으로하여 복수개의 비트를 출력하는 카운터와, 상기 카운터에서 출력된 복수개의 출력신호를 받아 연산하여 출력하는 복수개의 AND 게이트들과, 상기 복수개의 AND 게이트의 출력중에서 2개의 출력을 입력으로하여 연산하여 출력하는 연산부와, 그리고 상기 연산부의 출력신호와 두 개의 신호를 입력으로하여 제어신호를 출력하는 플립 플롭을 포함하여 구성됨을 특징으로 한다.The control signal generation circuit according to the present invention for achieving the above object is a counter for outputting a plurality of bits by inputting two signals, and a plurality of receiving and calculating a plurality of output signals output from the counter An AND gate, an arithmetic unit that calculates and outputs two outputs from among the outputs of the AND gates, and a flip-flop that outputs a control signal by inputting two signals and an output signal of the arithmetic unit; Characterized in that configured.

이하, 첨부된 도면을 참고하여 본 발명에 의한 제어신호 발생회로를 상세히 설명하면 다음과 같다.Hereinafter, a control signal generating circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 제어신호 발생회로를 나타낸 개략도이며, 도 4는 본 발명의 제어신호 발생회로의 출력신호를 나타낸 타이밍도이다.3 is a schematic diagram showing a control signal generating circuit according to the present invention, and FIG. 4 is a timing diagram showing an output signal of the control signal generating circuit according to the present invention.

도 3에 도시된 바와같이 Clear 신호와 CLK 신호를 입력으로하여 n 비트를 출력하는 카운터(21)와, 상기 카운터(21)의 n 비트의 출력신호를 받아 연산하여 복수개의 출력신호를 출력하는 복수개의 AND 게이트(22)들과, 상기 복수개의 AND 게이트(22)들의 출력중에서 2개의 출력을 입력으로하여 연산하여 출력하는 연산부(23)와, 상기 연산부(23)의 출력신호와 CLK 신호 및 Clear 신호를 입력으로하여 제어신호를 출력하는 플립 플롭(24)을 포함하여 구성된다.As shown in FIG. 3, a counter 21 outputting n bits by inputting a clear signal and a CLK signal, and a plurality of output signals obtained by calculating and receiving an output signal of n bits of the counter 21 are outputted. AND gates 22 and arithmetic unit 23 that calculates and outputs two outputs from among the outputs of the AND gates 22, and output signals, CLK signals, and clears of the arithmetic unit 23. And a flip flop 24 for outputting a control signal as a signal.

여기서 상기 연산부(23)는 인버터(25)와 제 1, 제 2, 제 3 NAND 게이트(26,27,28)로 구성되는 상기 인버터(25)는 AND 게이트(22)들의 출력중에서 하나의 출력신호를 받아 반전시키어 제 1, 제 2 NAND 게이트(26,27)에 입력하고, 상기 AND 게이트(22)의 또 하나의 출력신호는 제 1 NAND 게이트(26)에 입력된다.Here, the calculator 23 is composed of an inverter 25 and first, second, and third NAND gates 26, 27, and 28. The inverter 25 has one output signal among the outputs of the AND gates 22. The signal is inverted to be input to the first and second NAND gates 26 and 27, and another output signal of the AND gate 22 is input to the first NAND gate 26.

상기와 같이 구성된 본 발명의 제어신호 발생회로의 입력관계를 설명하면, 클리어 신호와 클럭을 입력으로 하는 카운터(21)는 n개의 출력이 0으로 클리어되거나 0~2^n-1까지 카운팅을 한다.Referring to the input relationship of the control signal generation circuit of the present invention configured as described above, the counter 21, which is a clear signal and the clock input, the n outputs are cleared to 0 or counted from 0 to 2 ^n-1 .

이어, 상기 카운터(21)의 n비트의 출력신호는 필요에 따라 AND 게이트(22)를 거쳐 출력 A[m-1 : 0]을 발생한다. 상기 AND 게이트(22)에서 발생되는 A[m-1 : 0]중 2개의 출력 A[k]와 A[l]은 연산부(23)의 입력이 되어 연산이 되어진 후에 플립 플롭(24)의 입력이 된다.Subsequently, the n-bit output signal of the counter 21 generates an output A [m-1: 0] via the AND gate 22 as necessary. The two outputs A [k] and A [l] of A [m-1: 0] generated at the AND gate 22 are input to the calculation unit 23 and are operated, and then input of the flip flop 24. Becomes

한편, 상기 플립 플롭(24)은 연산부(23)의 출력신호와 함께 카운터(21)의 입력신호인 클럭과 반대위상인

일 때 D 데이터를 트랜스퍼(Transfer) 한다.On the other hand, the flip-flop 24 is in phase with the clock which is the input signal of the counter 21 together with the output signal of the calculator 23.

When transfers D data.

그리고 상기 플립 플롭(24)의 또 다른 입력 클리어는 카운터(21)의 입력 클리어와 함께 연결되어 '0'일 때 출력으로 '0'을 출력한다.Further, another input clear of the flip flop 24 is connected with the input clear of the counter 21 to output '0' as an output when '0'.

이어, 상기 플립 플롭(24)의 출력중 D를 출력하는 Q는 연산부(23)의 2 입력 제 2 NAND 게이트(27)의

와 함께 입력이 되고,

를 출력한 플립 플롭(24)의 출력신호 QB는 연산부(23)의 3입력 제 1 NAND 게이트(26)에 입력된다.Subsequently, Q, which outputs D among the outputs of the flip-flop 24, is a value of the second input second NAND gate 27 of the calculator 23.

Is entered together with

The output signal QB of the flip-flop 24 which outputs this is input to the three input first NAND gate 26 of the calculating part 23. As shown in FIG.

그리고 상기 연산부(23)의 또 다른 입력 2개는 각각 A[k]와

이다.And two other inputs of the calculator 23 are A [k] and

to be.

한편, 상기 제 1 NAND 게이트(26)와 제 2 NAND 게이트(27)의 출력은 2 입력 제 3 NAND 게이트(28)의 입력이되고, 상기 제 3 NAND 게이트(28)의 출력은 플립 플롭(24)의 입력신호 D가 된다.Meanwhile, the outputs of the first NAND gate 26 and the second NAND gate 27 are inputs of the second input third NAND gate 28, and the outputs of the third NAND gate 28 are flip flops 24. ) Becomes the input signal D.

상기와 같이 입력되어 제어신호를 발생하는 본 발명의 제어신호 발생회로의 동작을 설명하면 다음과 같다.Referring to the operation of the control signal generating circuit of the present invention which is input as described above to generate a control signal is as follows.

먼저, n비트 카운터(21)의 출력은 0~2ⁿ-1까지 2ⁿ개의 상태를 갖는다. 즉, 반복되는 단위 구간내에 2ⁿ개의 서로 다른 상태를 지정할 수 있다.First, the output of the n-bit counter 21 has 2 ⁿ states from 0 to 2 ⁿ -1. That is, 2 ⁿ different states can be designated within a repeating unit interval.

이러한 상태는 CLK의 포지티브 에지(Positive Edge)때 마다 다음 상태로 변한다. 상기와 같이 변한 상태의 신호를 AND 게이트(22)로 잡아낸다.This state changes to the next state at each positive edge of the CLK. The changed signal as described above is captured by the AND gate 22.

상기 AND 게이트(22)로 잡아낸 신호는 CLK의 포지티브 에지에서 일부 클리취가 발생할 수 있으나 네가티브 에지(Negative Edge)에서는 깨끗한 상태를 유지한다.The signal captured by the AND gate 22 may generate some clean at the positive edge of CLK, but remains clean at the negative edge.

즉, 이미 결정된 상태내에서는 안정한 레벨(Level)을 유지한다.In other words, it maintains a stable level within the already determined state.

그리고 도 4에 도시된 바와같이 상기 AND 게이트(22)의 신호중에서 2개는 최종 원하는 신호의 High 레벨의 처음과 끝부분을 알려쥰다.As shown in FIG. 4, two of the signals of the AND gate 22 inform the beginning and end of the high level of the final desired signal.

상기 클리취가 전혀없는 A[k]의 High 레벨의 가운데에서 CLK의 네기티브 에지일 때 출력이 High로 되며, 상기 High 값은 A[l]이 Low 인 동안 유지된다.The output is high when the negative edge of CLK is in the middle of the high level of A [k] without the cleat at all, and the high value is maintained while A [l] is Low.

한편, 상기 A[l]이 Low에서 High 로 되면 A[l]인 안정한 High 인 상태인 CLK 네가티브 에지에서 출력 제어신호의 펠링(Falling)이 이루어진다.On the other hand, when A [l] goes from low to high, felling of the output control signal occurs at the CLK negative edge of the stable high state of A [l].

이러한 동작에서 알수 있듯이 제어신호 하나를 만들기 위해 어떠한 신호라 하더라도 같은 형태의 H/W를 반복적으로 사용한다. 따라서 설계시 보다 구조적인 제어신호를 만들 수 있어서 디버깅(Debugging)을 간단히 할 수 있다.As can be seen from this operation, the same type of H / W is repeatedly used to produce one control signal. As a result, more structural control signals can be created during design, which simplifies debugging.

그리고 상기와 같은 구조를 사용하면 A[k]와 A[l]만 있으면, High 레벨이나 Low 레벨의 지속 시간(Duration Time)을 마음대로 조정이 가능하며, A[k]와 A[l]은 각각 AND 게이트(22) 하나로 만들 수 있으므로 A[k]와 A[l]을 제너레이트(Generate)하기 위한 하드웨어(H/W)는 무시할 정도로 작게 할 수 있다.Using the above structure, if only A [k] and A [l] are available, the duration time of High or Low level can be adjusted at will, and A [k] and A [l] are respectively Since only one AND gate 22 can be made, the hardware H / W for generating A [k] and A [l] can be made small enough to be ignored.

이상에서 설명한 바와같이 본 발명에 의한 제어신호 발생회로에 있어서 다음과 같은 효과가 있다.As described above, the control signal generating circuit according to the present invention has the following effects.

첫째, 모든 신호에 대해 동일한 방법을 적용하여 구현함으로써 보다 구조적인 설계가 가능하고 빠른 디버깅을 할 수 있다.First, by implementing the same method for all signals, more structural design is possible and faster debugging is possible.

둘째, 플립 플롭 하나만을 사용하여 고장 프리 신호를 만들 수 있으므로 하드웨어(H/W)적인 잇점이 있다.Second, there is a hardware (H / W) advantage because a fault-free signal can be created using only one flip flop.

셋째, ROM을 사용하지 않으므로 구현시 메모리 셀이 없어도 기존의 셀만으로도 구현이 가능하다.Third, since the ROM is not used, the present invention can be implemented using only the existing cell without the memory cell.

Claims

A counter for outputting a plurality of bits by inputting two signals,

A plurality of AND gates for receiving and outputting a plurality of output signals output from the counter;

An arithmetic unit for calculating and outputting two outputs from the outputs of the plurality of AND gates;

And a flip flop for outputting a control signal by inputting the output signal and the two signals of the operation unit.

The method of claim 1,

And the AND gate detects a different output form from a plurality of output signals output from the counter.

The method of claim 1,

The operation unit may include an inverter that receives one output signal of the output of the AND gate, another output signal of the AND gate, and a flip flop.

A third input first NAND gate that receives a signal and a signal of an inverter, a second input second NAND gate that receives an output signal Q of a flip-flop and an output signal of an inverter, and receives the first and second NAND gates as inputs And a second input third NAND gate.

The method of claim 1,

And two output signals outputted from the plurality of AND gates indicate a beginning and an end of a high level.