KR100311176B1 - 반도체메모리 - Google Patents
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Abstract
본 발명은 반도체 메모리에 관한 것으로, 하나의 리던던트 비트 라인만으로 서로 다른 두 개의 뱅크에 각각 존재하는 결함 비트 라인의 구제가 이루어질 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 다수개의 뱅크와 제 1 및 제 2 저장수단, 컬럼 디코더를 포함하여 이루어진다. 다수개의 뱅크는 다수개의 컬럼선택 라인을 통해 전달되는 컬럼선택 신호에 의해 데이터버스 라인과 다수개의 비트 라인이 연결되도록 이루어진다. 제 1 저장수단은 다수개의 컬럼선택 라인 가운데 결함이 발생한 제 1 결함 비트 라인의 컬럼 어드레스가 저장되고, 제 1 결함 비트 라인의 컬럼 어드레스가 입력되면 제 1 리던던트 컬럼선택 인에이블 신호와 제 1 리던던트 컬럼선택 신호를 발생시킨다. 제 2 저장수단은 다수개의 컬럼선택 라인 가운데 결함이 발생한 제 2 결함 비트 라인의 컬럼 어드레스가 저장되고, 제 2 결함 비트 라인의 컬럼 어드레스가 입력되면 제 2 리던던트 컬럼선택 인에이블 신호와 제 2 리던던트 컬럼선택 신호를 발생시킨다. 컬럼 디코더는 컬럼 어드레스를 디코딩하여 다수개의 컬럼선택 신호를 발생시키고, 제 1 내지 제 2 리던던트 컬럼선택 인에이블 신호 가운데 적어도 하나가 활성화될 때 비활성화된다.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 컬럼선택 라인에 결함이 발생하였을때 이를 구제할 수 있는 리던던트(redundant) 컬럼선택 라인을 갖는 반도체 메모리에 관한 것이다.
일반적으로 반도체 메모리에서는 일부 메모리 셀에 결함이 발생하였을 때 이를 구제할 수 있도록 여분의 메모리 셀이 구비된다. 메모리 셀의 구제는 워드라인 쪽에서의 구제와 비트 라인 쪽에서의 구제로 구분할 수 있다.
도 1은 종래의 반도체 메모리의 구성을 나타낸 회로도로서, 특히 상술한 컬럼선택라인과 리던던트 컬럼선택 라인의 관계를 나타내었다. 도 1에서, 메모리 셀 어레이는 다수개의 뱅크(102)로 구성된 것을 알 수 있다. 각각의 뱅크(102)는 동일하게 구성되므로, 뱅크(102n)를 예로 들어 그 구조를 설명하면 다음과 같다.
먼저 뱅크(102a)에는 다수개의 비트 라인(BLO∼BL255)이 있는데 각각의 비트 라인은 데이터비스 라인(DB)에 연결된다. 또 각각의 뱅크(102)에는 리던던트 비트 라인(BLR)이 구비되어 있어, 메인 비트 라인에 결함이 발생하면 이를 구제할수 있다.
도 1의 뱅크(102a)에서 엔모스 트랜지스터 108,114,120이 각각 비트 라인(BL)과 데이터버스 라인(DB)을 연결하며, 컬럼 디코더(126)에서 발생하여 시모스 인버터를 통하여 전달되는 컬럼선택 신호(YSO∼YS255)에 의해 제어된다. 첫 번째 컬럼선택신호(YSO)는 피모스 트랜지스터(110)와 엔모스 트랜지스터(112)로 구성되는 인버터를 통하여 엔모스 트랜지스터(108)의 게이트에 전달된다. 피모스 트랜지스터(110)의 소스에는 컬럼 인에이블 신호(Cn)가 공급된다.
컬럼 인에이블 신호(Cn)는 뱅크선택 신호(BANKn)와 클럭(COLSYC)이 낸드 게이트(104)와 노어 게이트(106)에 의한 앤드 연산된 결과이다. 즉 뱅크선택 신호(BANKn)가 하이레벨인 동안 컬럼선택 신호(Cn)는 클럭(COLSYC)의 논리값이 그대로 반영된다. 결과적으로 뱅크선택 신호(BANKn)가 하이레벨로 활성화되어 있는 동안 비트 라인(BL)과 데이터버스 라인(DB)을 연결하는 각각의 엔모스 트랜지스터들은 클럭(COLSYC)의 하이레밸 구간에서만 턴 온되는 것이다.
컬럼 디코더(126)는 컬럼 어드레스(ADD)를 디코딩하여 하나의 컬럼선택 신호(YS)를 활성화시킨다. 이 컬럼 디코더(126)는 퓨즈 셋(128)에서 출력되는 리던던트 컬럼선택 인에이블 신호(RYSEN)에 의해 제어된다.
퓨즈 셋(128)에는 테스트 단계에서 발견된 결함이 발생한 결함 비트 라인의 컬럼어드레스가 저장되며, 컬럼 어드레스(ADD)가 입력되면 이를 저장되어 있는 결함 비트 라인의 어드레스와 비교하여 일치하는 경우에는 리던던트 컬럼선택 인에이블 신호(RYSEN)를 활성화시켜서 컬럼 디코더(126)를 비활성화시킨다. 이때 퓨즈 셋(128)에서는 리던던트 컬럼선택 신호(RYS)를 발생시켜서 결함 비트 라인에 연결된 메모리 셀 대신 리던던트 비트 라인(BLR)에 연결된 메모리 셀을 대상으로 데이터의 리드/라이트 동작이 이루어질 수 있도록 한다.
그러나 이와 같은 종래의 반도체 메모리에서는 서로 다른 두·개의 뱅크에 각각 결함 비트 라인이 존재하는 경우 하나의 리던던트 비트 라인만으로는 이를 모두 구제할 수가 없는 문제점이 있었다.
따라서 본 발명은 하나의 리던던트 비트 라인만으로 서로 다른 두 개의 뱅크에 각각 존재하는 결함 비트 라인의 구제가 이루어질 수 있도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 다수개의 뱅크와 제 1 및 제 2 저장수단, 컬럼 디코더를 포함하여 이루어진다.
다수개의 뱅크는 다수개의 컬럼선택 라인을 통해 전달되는 컬럼선택 신호에 의해 데이터버스 라인과 다수개의 비트 라인이 연결되도록 이루어진다.
제 1 저장수단은 다수개의 컬럼선택 라인 가운데 결함이 발생한 제 1 결함 비트 라인의 컬럼 어드레스가 저장되고, 제 1 결함 비트 라인의 컬럼 어드레스가 입력되면 제 1 리던던트 컬럼선택 인에이블 신호와 제 1 리던던트 컬럼선택 신호를 발생시킨다.
제 2 저장수단은 다수개의 컬럼선택 라인 가운데 결함이 발생한 제 2 결함 비트 라인의 컬럼 어드레스가 저장되고, 제 2 결함 비트 라인의 컬럼 어드레스가 입력되면 제 2 리던던트 컬럼선택 인에이블 신호와 제 2 리던던트 컬럼선택 신호를 발생시킨다.
컬럼 디코더는 컬럼 어드레스를 디코딩하여 다수개의 컬럼선택 신호를 발섕시키고, 제 1 내지 제 2 리던던트 컬럼선택 인에이블 신호 가운데 적어도 하나가 활성화될때 비활성화된다.
도 1은 종래의 반도체 메모리의 구성을 나타낸 회로도.
도 2는 본 발명에 따른 반도체 메모리의 구성을 나타낸 회로도.
도 3은 본 발명에 따른 반도체 메모리의 컬럼 리던던트 특성을 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명
102,202 : 뱅크 128,228,230 : 퓨즈 셋
126,226 : 컬럼 디코더 ADD : 컬럼 어드레스
BANK : 뱅크 선택신호 COLSYC : 클럭
C : 컬럼 인에이블 신호
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 구성을 나타낸 회로도이다.
도 2에서, 메모리 셀 어레이는 다수개의 뱅크(202)로 구성된 것을 알 수 있다. 각각의 뱅크(202)는 동일하게 구성되므로, 뱅크(202n)를 예로 들어 그 구조를 설명하면 다음과 같다.
먼저 뱅크(202a)에는 다수개의 비트 라인(BLO∼BL255)이 있는데 각각의 비트 라인은 데이터버스 라인(DB)에 연결된다. 또 각각의 뱅크(202)에는 리던던트 비트 라인(BLR)이 구비되어 있어, 메인 비트 라인에 결함이 발생하면 이를 구제할수 있다.
도 2의 뱅크(202a)에서 엔모스 트랜지스터 (208,214,220)가 각각 비트 라인(BL)과 데이터버스 라인(DB)을 연결하며, 컬럼 디코더(226)에서 발생하여 시모스 인버터를 통하여 전달되는 컬럼선택 신호(YSO∼YS255)에 의해 제어된다. 첫 번째 컬럼선택 신호(YSO)는 피모스 트랜지스터(210)와 엔모스 트랜지스터(212)로 구성되는 인버터를 통하여 엔모스 트랜지스터(208)의 게이트에 전달된다.피모스 트랜지스터(210)의 소스에는 컬럼 인에이블 신호(Cn)가 공급된다.
컬럼 인에이블 신호(Cn)는 뱅크선택 신호(BANKn)와 클럭(CONSYC)이 낸드 게이트(204)와 노어 게이트(206)에 의한 앤드 연산된 결과이다. 즉 뱅크선택 신호(BANKn)가 하이레벨인 동안 컬럼선택 신호(Cn)는 클럭(C0LSYC)의 논리값이 그대로 반영된다. 결과적으로 뱅크선택 신호(BANKn)가 하이레벨로 활성화되어 있는 동안 비트 라인(BL)과 데이터버스 라인(DB)을 연결하는 각각의 엔모스 트랜지스터들은 클럭(COLSYC)의 하이레벨 구간에서만 턴 온되는 것이다.
컬럼 디코더(226)는 컬럼 어드레스(ADD)를 디코딩하여 하나의 컬럼선택 신호(YS)를 활성화시킨다. 이 컬럼 디코더(226)는 리던던트 컬럼선택 인에이블 신호(RYSEN)에 의해 제어된다. 리던던트 컬럼선택 인에이블 신호(RYSEN)는 두 개의 퓨즈 셋(228)(230)에서 출력되는 제 1 및 제 2 리던던트 컬럼선택 인에이블 신호(RYSEN1)(RYSEN2)가 노어 게이트(232)와 인버터(234)에 의한 오어 연산의 결과이다.
제 1 리던던트 컬럼선택 인에이블 신호(RYSEN1)와 제 2 리던던트 컬럼선택 인에이블 신호(RYSEN2) 가운데 하나의 신호가 활성화되면 컬럼 디코더(226)는 비활성화된다.
제 1 및 제 2 퓨즈 셋(228)(230)에는 테스트 단계에서 발견된 결함이 발생한 결함비트 라인의 컬럼 어드레스가 저장되는데, 각각 서로 다른 뱅크(202)의 결함 비트라인의 컬럼 어드레스가 저장된다. 각각의 퓨즈 셋(228)(230)에 컬럼 어드레스(ADD)가 입력되면 이를 저장되어 있는 결함 비트 라인의 어드레스와 비교하여 일치하는 경우에는 리던던트 컬럼선택 인에이블 신호(RYSEN1)(RYSEN2)를 활성화시켜서 컬럼 디코더(226)를 비활성화시킨다. 이때 각각의 퓨즈 셋(228)(230)에서는 제 1 및 제 2 리던던트 컬럼선택 신호(RYS)가 발생하여 결함 비트 라인에 연결된 메모리 셀 대신 리던던트 비트 라인(BLR)에 연결된 메모리 셀을 대상으로 데이터의 리드/라이트 동작이 이루어질 수 있도록 한다. 각각의 퓨즈 셋(228)(230)에서 출력되는 제 1 및 제 2 리던던트 컬럼선택 신호(RYS1)(RYS2)는 노어 게이트(236)에 의해 노어 연산이 이루어진 다음 리던던트 컬럼선택 신호(RYS)로서 뱅크(202)에 전달된다.
이때 리던던트 비트 라인(BLR)에 의해 구제되는 결함 비트 라인은 도 2의 다수개의 뱅크 가운데 어느 뱅크이든지 가능하며, 실제로 구제되는 뱅크는 뱅크선택 신호(BANKa∼BANKn)에 의해 선택된 뱅크가 된다. 본 발명에서 퓨즈 셋은 다수개가 구비될 수 있다.
도 3은 본 발명에 따른 반도체 메모리의 컬럼 리던던트 특성을 나타낸 파형도이다.
도 3에서 비트 라인(BLO)의 컬럼 어드레스(ADD0)와 비트 라인(BL255)의 컬럼 어드레스(ADD255)가 순차적으로 입력되면 클럭(COLSYC)의 하이레벨 구간에서 비트 라인의 데이터가 데이터버스 라인(DB)에 실리는 것을 알 수 있다. 이때 컬럼 어드레스 ADD0과 ADD255에 의해 선택되는 비트 라인은 서로 다른 뱅크의 비트 라인이다.
따라서 본 발명은 하나의 리던던트 비트 라인만으로 서로 다른 두 개의 뱅크에 각각 존재하는 결함 비트 라인의 구제가 이루어지기 때문에 결함구제 효율을 크게 향상시킬 수 있는 효과가 있다.
Claims (5)
- (정정) 다수개의 컬럼선택 라인을 통해 전달되는 컬럼선택 신호에 의해 데이터버스 라인과 다수개의 비트 라인이 연결되도록 이루어지는 다수개의 뱅크와; 상기 다수개의 컬럼선택 라인 가운데 결함이 발생한 제 1 결함 비트 라인의 컬럼 어드레스가 저장되고, 상기 제 1 결함 비트 라인의 컬럼 어드레스가 입력되면 제 1 리던던트 컬럼선택 인에이블 신호와 제 1 리던던트 컬럼선택 신호를 발생시키기 위해 다수개의 퓨즈셋으로 이루어지는 제 1 저장수단과; 상기 다수개의 컬럼선택 라인 가운데 결함이 발생한 제 2 결함 비트 라인의 컬럼 어드레스가 저장되고, 상기 제 2 결함 비트 라인의 컬럼 어드레스가 입력되면 제 2 리던던트 컬럼선택 인에이블 신호와 제 2 리던던트 컬럼선택 신호를 발생시키기 위해 다수개의 퓨즈셋으로 이루어지는 제 2 저장수단과; 컬럼 어드레스를 디코딩하여 상기 다수개의 컬럼선텍 신호를 발생시키고, 상기 제 1 내지 제 2 리던던트 컬럼선택 인에이블 신호 가운데 적어도 하나가 활성화될 때 비활성화되는 컬럼 디코더를 포함하는 반도체 메모리.
- 청구항 1에 있어서, 상기 제 1 결함 비트 라인과 상기 제 2 결함 비트 라인이 서로 다른 뱅크에서 데이터버스 라인과 비트 라인을 연결하도록 제어하는 반도체 메모리.
- 청구항 1에 있어서, 상기 제 1 리던던트 컬럼선택 신호와 상기 제 2 리던던트 컬럼 선택 신호 가운데 적어도 하나가 활성화되면 상기 리던던트 컬럼 선택라인이 활성화되도록 이루어지는 반도체 메모리.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059122A KR100311176B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059122A KR100311176B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체메모리 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000042832A KR20000042832A (ko) | 2000-07-15 |
| KR100311176B1 true KR100311176B1 (ko) | 2001-12-17 |
Family
ID=19566085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059122A Expired - Fee Related KR100311176B1 (ko) | 1998-12-28 | 1998-12-28 | 반도체메모리 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100311176B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396701B1 (ko) * | 2001-04-04 | 2003-09-03 | 주식회사 하이닉스반도체 | 디램 데이터 라인 리던던시 구조 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167499A (ja) * | 1995-12-18 | 1997-06-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH09306196A (ja) * | 1996-05-17 | 1997-11-28 | Nec Corp | 半導体装置 |
-
1998
- 1998-12-28 KR KR1019980059122A patent/KR100311176B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167499A (ja) * | 1995-12-18 | 1997-06-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH09306196A (ja) * | 1996-05-17 | 1997-11-28 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000042832A (ko) | 2000-07-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981228 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19981228 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
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|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20010709 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20010924 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20010925 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20040820 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050822 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060818 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070827 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080820 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20090828 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090828 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |