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KR100309857B1 - TiSi2/TiN피복상호연결기술 - Google Patents

TiSi2/TiN피복상호연결기술 Download PDF

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KR100309857B1
KR100309857B1 KR1019940000404A KR19940000404A KR100309857B1 KR 100309857 B1 KR100309857 B1 KR 100309857B1 KR 1019940000404 A KR1019940000404 A KR 1019940000404A KR 19940000404 A KR19940000404 A KR 19940000404A KR 100309857 B1 KR100309857 B1 KR 100309857B1
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Abstract

TiSi2와 TiN LI 공정 양쪽 모두의 장점을 결합한 TiSi2/TiN 피복 LI 스트랩 공정 및 구조가 개시된다. 본 발명에 따라서, 국부 상호 연결[즉, TiSi2(14)] 및 접촉[즉, TiSi2(16)] 사이의 얇은 TiN 층(12)의 보유는 역도핑에 대비하여 확산 장벽을 제공하고 후속 공정을 위해 열 버짓을 경감한다.

Description

TiSi2/TiN 피복 상호 연결 기술{NOBEL TiSi2/TiN CLAD INTERCONNECT TECHNOLOGY}
폴리 게이트 및 에미터를 확산 면과 연결하고 필드 산화 영역을 가로질러 N+와 P+를 연결하기 위한 국부 상호 연결(LI)을 사용하면 1 미크론 이하의 VLSI 회로에 대한 패킹(packing) 밀도가 증가되고 기생 접합 캐패시턴스가 감소할 수 있다.티.탕(T.Tang), 씨.씨 웨이(C.C Wei), 알.에이.하켄(R.A.Haken), 티.씨.홀로웨이(T.C.Holloway), 엘.알.하이트(L.R.Hite) 및 티.지.더블유.블레이크(T.G.W.Blake)에 의해 전자 소자 IEEE 회보(IEEE Trans. Electron Devices), ED-34권, 3호(1987년) 페이지 682에 발표된 VLSI용 티타늄 질화물 국부 상호연결기술(Titanum Nitride Local Interconnect Technology for VLSI)을 살펴보면 TiN이 LI로 사용되었다. 그러나 TiN은 기판상의 규화물 층 손상없이 에치하기 어렵다.
TiN 및 TiSi2LI 구조들 모두는 자동 정렬된 규화물 또는 살리실산 화합물 공정에 적합하도록 개발되었다. 디.씨. 첸(D.C. Chen), 에스. 옹(S. Wong), 피. 브이 부어드(P.V. Voorde), 피. 머천트(P.Merchant), 티.알. 캐스(T.R. Cass), 제이. 아마노(J. Amano) 및 케이.와이. 치우(K.Y. Chiu)에 의해 IEDM 기술집(IEDM Tech. Dig.), (1984) 페이지 118에 VLSI용 HPSAC-규화물 비정질 실리콘 접촉 및 상호 연결(HPSAC-Silicided Amorphous Silicon Contact and Intreconnect for VLSI)과 에스. 옹(S.Wong), 디.첸(D. Chen), 피. 머천트(PMerchant), 티. 캐스(T. Cass), 제이. 아마노(J. Amano) 및 케이.와이 치우(K.Y Chiu)에 의해 전자 소자 IEEE 회보(IEEE Trans, Electron Devices), ED-34권, 3호(1987년) 페이지 587에 발표된 1 미크론 이하의 VLSI를 위한 새로운 소자 상호 연결 설계(New Device Interconnect Scheme for Submicron VLSI)를 살펴보자. TiSi2LI를 위한 본래의 공정은 티타늄상에 비정질 실리콘 층을 피착하는 것으로 시작한다. Si층은 사진으로경계가 정해지고 에치된다. N2내에서의 열처리는 노출된 Ti 영역들이 분위기 가스 N2와 반응하여 TiN을 형성하는 동안 잔류 Si이 밑에 있는 Ti와 반응하여 TiSi2를 형성하도록 한다. 다음으로 TiN은 H2SO4+ H2O2용액으로 선택적으로 제거된다. 본래의 공정에서, 접촉 및 LI는 동시에 형성된다. Ti와 Si 사이에서와 같이 Ti에 대한 고 선택성이 플루오르-기재 화학 작용내의 건식 에칭에 의해 달성될 수 있기 때문에, 이러한 공정은 표준 TiN 공정보다 우수한 에치 장점을 가지고, 살리실산 화합물 기판에 대해서는 낮은 선택성을 나타낸다. 그러나, 이공정은 위에 놓인 티타늄 층으로의 기판 Si의 열 확산은 기판의 핏팅(pitting)을 발생시키고, 인(phosphorus)이 TiSi2내로 급속히 확산되기 때문에 P+와 N+ 영역 사이의 역도핑(counterdoping)이 규화물 형성 및 후속 고온 처리 동안 LI 스트랩(strap)을 통하여 발생할 수 있다는 2개의 주요한 단점을 가진다. 본 발명의 새로운 TiSi2피복 LI 구조는 이들 문제들을 극복하기 위해 개발되었다.
새로운 피복 TiSi2/TiN 구조를 사용한 국부 상호연결(LI) 기술이 1미크론 이하의 VLSI 소자들에 대해 개발되었다. TiSi2상호 연결 스트랩들은 티타늄상의 실리콘의 이중층의 반응에 의해 형성된다. 규화물 스트랩과 이미 살리실산화된 영역 사이의 얇은 TiN층은 역도핑 및 기판 실리콘 외부 확산(outdiffusion)에 대비하여 효율적인 확산 장벽을 제공한다. Si와 Ti 사이의 탁월한 건식 에치 선택성은 LI 패터닝 공정을 단순화 시킨다. 또한 새로운 LI 구조는 그것의 낮은 전기 저항 때문에표준 TiN LI보다 향상된 전기 성능을 나타낸다.
본 발명은 이중 Ti 피착 시퀀스에 따라 제조될 수 있는 새로운 TiSi2/TiN 피복 국부 상호 연결 기술을 제공한다. 공정에서의 국부 상호 연결의 형성의 단면도를 도시한 제1도를 참조하면, 확산 영역(4)가 실리콘 기판(2)내에 형성된다. 얇은 산화물이 기판(2) 위에 성장되고 폴리실리콘이 전체적으로 피착된다. 폴리실리콘은 도시된대로 패턴되고 게이트 산화물(6) 및 폴리 게이트(8)을 형성하기 위해 산화물과 함께 에치된다. 다음으로, 게이트용 측벽 산화물(10)이 두꺼운 산화물 영역을 전체적으로 피착하고 측벽 필라멘트(filament)들을 남기기 위해 산화물을 비등방적으로 에칭하여 제거하는 것에 의해 형성된다. 그 다음 Ti와 같은 전도성 내화 금속이 전체적으로 피착된다. 본래의 TiSi2LI 공정처럼, 열처리는 실리콘/티타늄 계면들에서 실리콘과 티타늄의 규화를 발생시키고 노출된 Ti의 표면에 형성되는 TiN과 같은 제1 장벽 금속 영역 또는 층을 발생시킬수 있도록 N2분위기에서 수행한다.
공정에서의 국부 상호 연결의 형성의 단면도를 도시한 제2도를 참조하면, 티타늄의 제2 층과 같은 전도성이 있는 제2 내화성 금속 층이 전체적으로 피착되고 뒤를 이어 비정질 실리콘 층(α-Si)의 피착이 계속되어 Si/Ti 이중층이 만들어 진다. 그다음 비정질 실리콘 층은 패턴되고 플루오르-기재 화학 작용을 사용하여 건식 에치된다.
다른 공정에서의 국부 상호 연결의 단면도를 도시한 제3도를 참조하면, N2내에서 프로세싱하는 구조의 열처리는 노출된 Ti가 TiN을 형성하는 동안 Si/Ti 영역의 규화를 발생시킨다. 결과적인 상호 연결 스트랩 기하 구조는 TiSi2스트랩(14)와 같은 전도 층 스트랩 아래의 TiN 층(12)와 같은 얇은 장벽층을 발생시킨다.
공정에서의 국부 상호 연결의 형성의 단면도를 도시한 제4도를 참조하면, TiN의 비보호된 영역은 습식 스트립(strip)에 의해 후속적으로 제거된다. 제5도의 TiSi2/TiN 피복 LI 단면의 SEM 사진에 도시된대로, TiN 층의 언더커팅(undercutting)이 습식 스트립 공정 후에 관찰되지 않는다. 사실상, 제4도 및 제5도 모두에서 TiN 층은 위에 놓인 TiSi2층을 약간 넘어 확장한다. 이 현상에 대한 정확한 메카니즘이 확인되지는 않았지만, 규화중에 Si/Ti 이중층으로부터 밑에 놓인 TiN 막으로의 불순물 확산에 기인한다고 믿어지고 있다. 불순물의 확산은 TiN 층을 TiN 습식 스트립 공정 동안 용해되지 않도록 화학적으로 변경시킬수 있다. 상위 레벨 TiSi2와 TiN 층 사이의 우수한 접착도 또한 언더커팅에 대한 향상된 저항을 제공할 수 있다. 습식 스트립 공정에 이어, 고온 열처리가 TiSi2와 TiN 시트(sheet) 저항을 감소시키기 위해 수행된다. 본래의 TiSi2LI 공정에서, Si/Ti 반응이 Si 및 SiO2 기판상에서 발생하고, Ti는 SiO2보다 Si와 많이 반응하기 때문에 Si/Ti 비율을 최적화하는 것이 어렵다. 본 발명의 새로운 TiSi2/TiN 공정에서, 기판과 Ti의 반응은 TiN 장벽 층에 의해 방지되므로, Si/Ti 비율은 이중층내의 Si 및 Ti의 두께에 의해 결정된다.
종래 기술의 TiN LI들은 살리실산화(salicidation) 동안 형성된 TiN 층으로부터 제조된다. 2단계 습식/건식 공정은 TiX LI를 패턴하기 위해 사용된다. 비록 이 공정이 제1 Ti층 이외의 다른 피착 단계를 요구하지는 하지만, TiN의 건식 에칭은 기판에 대해 나쁜 선택성을 가진다. 본 발명의 TiSi2/TiN 공정에서는, 본래의 TiSi2공정의 우수한 건식 에치 선택성이 유지될 뿐만 아니라, 습식 에치에서의 기판 손실도 최소화 된다. 살리실산 접촉들이 습식 에치 공정 동안 저하되지 않기 때문에, 우수한 접촉 저항 결과들이 달성될 수 있다. 피복 TiSi2층은 습식 TiN 스트립 공정에 대하여는 전기적으로 전도성의 단단한 마스크로 간주될 수 있다. TiSi2/TiN LI 및 TiN LI 층 모두에 대한 전형적인 파라미터에 따른 데이타의 비교가 표1에 표시된다. 50개의 테스트 구조들이 측정되어 평균값들이 표1에 표시되었다. 표1을 통하여, 50개 측정의 각 세트의 표준 편차(sig.는 sigma의 약칭)가 괄호안에 표시된다. 표1에 도시된대로, 3000개의 LI들이 구성되었고(LI 체인이라 칭함) 스트랩당 오옴(ohm)들이 TiN LI 스트랩 및 본 발명의 TiSi2/TiN LI 스트랩 모두에 대해 측정되었다. 현저히 낮은 저항들이 이들 스트랩들이 N+ 도프된 확산(N+ 체인), P+ 도프된 확산(P+ 체인) 또는 2개의 폴리 영역(PLY 체인) 위에 구성되었는지에 관계없이 본 발명의 LI들에서 측정되었다. 저항기로 작용하는 LI는 일반적으로 비저항기 LI들과 비교하여 상대적으로 긴 길이에 의해 구별된다. 150 ㎛ x 0.8 ㎛를 측정한 LI 저항기 및 150㎛ x 1.2 mμ를 측정한 LI 저항기에 대한 스퀘어(square) 측정당 오옴들이 표1에 표시된다. 토포그래피(topography) 저항기가 폴리 모우트(polymoat), 측벽 산화물 및 그 유사물을 구성하는 성분 위에 LI 저항기를 위치시키는 본 발명에 따라 구성될 수 있다. 150㎛ x 0.8 mμ를 측정한 LI 토포그래피 저항기에 대한 측 들이 표1에 표시된다.
표1 : TiN 과 TiSi2/TiN LI의 파라미터에 따른 비교
본 발명의 TiSi2/TiN 피복 공정은 TiSi2및 TiN 공정의 장점들을 결합시킨다. TiSi2공정에 대한 Si와 Ti 사이의 큰 건식 에치 선택성이 유지된다. 상호 연결과 접촉들 사이의 얇은 TiN 층의 보존은 인의 역도핑에 대비하여 확산 장벽을 제공하여 후속 프로세싱을 위한 열 버짓[열 버짓(thermal budget)은 시간을 곱한 온도의 함수]을 경감한다(즉, 본 발명은 보다 오랜 시간에 걸쳐 보다 높은 온도의 프로세싱을 가능하게 한다). 피복 TiSi2층은 습식 TiN 스트립 공정에 대하여는 전기적으로 전도성인 단단한 마스크로 간주될 수 있다. 향상된 전기적인 특성들은 TiN과 비교하여 TiSi2의 고유한 낮은 저항에 기인한다.
제1도, 제2도, 제3도 및 제4도는 발명에 따르는 공정에서의 국부 상호 연결의 형성을 도시한 단면도.
제5도는 TiSi2/TiN 피복 LI의 SEM 단면도.
도면의 주요 부분에 대한 부호의 설명
2 : 실리콘 기판 4 : 확산 영역
6 : 게이트 산화물 8 : 폴리 게이트
10 : 측벽 산화물 12 : TiN 층
14, 16 : TiSi2

Claims (16)

  1. 국부 상호 연결 구조(local interconnect structure)에 있어서 국부 상호 연결 스트랩(local interconnect strap),
    상기 스트랩에 인접한 장벽층 영역, 및
    실리콘 또는 그것의 화합물과 접촉한 규화물(silicide), 산화물, 전도 재료로 구성된 그룹으로부터 선택된 재료로 만들어진 상기 장벽층 영역과 인접한 영역
    을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  2. 제1항에 있어서, 상기 장벽층 영역이 TiN을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  3. 제1항에 있어서, 상기 국부 상호 연결 스트랩이 전도층 영역과 장벽층 영역을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  4. 제3항에 있어서, 상기 전도층 영역이 TiSi2를 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  5. 제3항에 있어서, 상기 장벽층 영역이 TiN을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  6. 국부 상호 연결을 형성하기 위한 공정에 있어서,
    실리콘을 포함한 기판 위에 내화성(refractory) 금속 층을 피착하는 단계,
    제 1 규화된 영역에 인접하여 제1 장벽 금속 영역을 형성하기 위해 분위기 가스내에서 전술한 공정 단계에 의해 형성된 구조를 열처리(annealing)하는 단계,
    상기 제1 장벽 금속 영역상에 내화성 금속을 피착하는 단계,
    상기 제1 장벽 금속 영역상에 피착된 상기 내화성 금속상에 실리콘을 피착하는 단계,
    전도 영역에 인접하여 제2 장벽 금속 영역을 형성하기 위해 분위기 가스내에서 전술한 공정 단계들에 의해 형성된 구조를 열처리하는 단계, 및
    장벽 금속 영역의 노출된 영역들을 에칭하여 제거하는 단계를 포함하는 것을 특징으로 하는 국부 상호 연결을 형성하기 위한 공정.
  7. 제6항에 있어서, 상기 피착된 실리콘이 비정질 실리콘, 다결정 실리콘 또는 그 화합물로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 공정.
  8. 제6항에 있어서, 상기 장벽 금속 영역이 TiN을 포함하는 것을 특징으로 하는 공정.
  9. 제6항에 있어서, 상기 규화된 영역이 TiSi2를 포함하는 것을 특징으로 하는 공정.
  10. 제6항에 있어서, 상기 전도 영역이 TiSi2를 포함하는 것을 특징으로 하는 공정.
  11. 제6항에 있어서, 상기 가스가 N2인 것을 특징으로 하는 공정.
  12. 국부 상호 연결을 형성하기 위한 공정에 있어서,
    실리콘을 포함한 기판 위에 티타늄 층을 피착하는 단계,
    제 1 TiSi2영역에 인접하여 제1 TiN 영역을 형성하기 위해 분위기 N2내에서 전술한 공정 단계에 의해 형성된 구조를 열처리하는 단계,
    상기 제1 TiN 영역상에 티타늄을 피착하는 단계,
    상기 제1 TiN 영역상에 피착된 상기 티타늄상에 실리콘을 피착하는 단계,
    제2 TiSi2영역에 인접하여 제2 TiN 영역을 형성하기 위해 분위기 N2내에서 전술한 공정 단계들에 의해 형성된 구조를 열처리하는 단계, 및
    TiN의 노출된 영역들을 에칭하여 제거하는 단계
    를 포함하는 것을 특징으로 하는 국부 상호 연결을 형성하기 위한 공정.
  13. 제12항에 있어서, 상기 피착된 실리콘이 비정질 실리콘인 것을 특징으로 하는 공정.
  14. 국부 상호 연결 구조에서,
    TiSi2와 TiN을 포함하는 국부 상호 연결 스트랩,
    상기 스트랩에 인접한 TiN 영역, 및
    실리콘 또는 산화물과 접촉한 규화물, 전도 재료로 구성된 그룹으로부터 선택된 재료로 만들어진 상기 TiN 영역에 인접한 영역
    을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  15. 국부 상호 연결 구조에서,
    제1 및 제2 규화물 영역,
    상기 제1 규화물 영역과 상기 제2 규화물 영역 사이에 접속된 장벽층, 및
    상기 장벽층에 인접한 규화물 층
    을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
  16. 국부 상호 연결 구조에서,
    각각 TiSi2를 포함하는 제1 및 제2 영역,
    상기 제1 영역과 상기 제2 영역 사이에 접속된 TiN을 포함하는 장벽층, 및 상기 장벽층에 인접한 TiSi2층
    을 포함하는 것을 특징으로 하는 국부 상호 연결 구조.
KR1019940000404A 1993-01-12 1994-01-12 TiSi2/TiN피복상호연결기술 Expired - Lifetime KR100309857B1 (ko)

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US08/003,209 1993-01-12

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