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KR100308195B1 - 반도체 메모리 장치의 감지 증폭기 회로 - Google Patents

반도체 메모리 장치의 감지 증폭기 회로 Download PDF

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KR100308195B1
KR100308195B1 KR1019990041976A KR19990041976A KR100308195B1 KR 100308195 B1 KR100308195 B1 KR 100308195B1 KR 1019990041976 A KR1019990041976 A KR 1019990041976A KR 19990041976 A KR19990041976 A KR 19990041976A KR 100308195 B1 KR100308195 B1 KR 100308195B1
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윤종용
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Abstract

여기에 개시되는 반도체 메모리 장치의 감지 증폭기 회로에는, 제 1 내지 제 3 로드 트랜지스터들이 제공된다. 상기 제 1 로드 및 제 2 로드 트랜지스터들은 서로 동일한 양의 전류를 더미 데이터 라인으로 각각 공급하며, 상기 제 3 로드 트랜지스터는 상기 제 1 및 제 2 로드 트랜지스터들 각각에 의해서 공급되는 전류와 동일한 양의 전류를 데이터 라인으로 공급한다. 상기 더미 데이터 라인에 연결되는 더미 메모리 셀은 온 상태의 메모리 셀과 동일한 트랜지스터로 구성된다. 이러한 감지 증폭기 구조에 따르면, 상기 제 3 로드 트랜지스터에서 데이터 라인으로 공급되고 온 셀 전류와 오프 셀 전류의 중간값을 갖는 전류를 얻는 것이 용이하다.

Description

반도체 메모리 장치의 감지 증폭기 회로 {SENSE AMPLIFIER CIRCUIT FOR USE IN A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것으로서, 구체적으로는 반도체 메모리 장치의 감지 증폭기 회로에 관한 것이다.
반도체 메모리 장치에 적용되는 종래의 감지 증폭기 회로가 도 1에 도시되어 있다. 종래의 감지 증폭기 회로는 전류 미러형 차동 증폭기 회로 (10), PMOS 트랜지스터 (MP1)를 통해 전원 전압에 연결된 더미 데이터 라인 (DDL), 온 상태의 NMOS 트랜지스터 (MN1), 상기 NMOS 트랜지스터 (MN1)를 통해 더미 데이터 라인 (DDL)에 연결된 더미 비트 라인 (DBL), 더미 메모리 셀 즉, 상기 더미 비트 라인 (DBL)과 접지 사이에 직렬 연결된 2개의 더미 메모리 셀 트랜지스터들 (DMC1) 및 (DMC2)을 포함한다. PMOS 트랜지스터 (MP2)를 통해 전원 전압에 연결된 데이터 라인 (DL), 열 선택 신호 (column select signal) (Ysel)에 의해서 스위치되는 NMOS 트랜지스터 (MN2), NMOS 트랜지스터 (MN2)를 통해 데이터 라인 (DL)에 연결된 비트 라인 (BL)이 더미 데이터 라인측과 대칭적으로 구성된다. 여기서, 상기 NMOS 트랜지스터 (MN1)는 열 선택 신호 (Ysel)에 의해서 스위치되는 NMOS 트랜지스터 (MN2)와 동일한 RC 로딩을 주기 위한 것이다.
상기 더미 데이터 라인 (DDL)과 상기 데이터 라인 (DL)에 동일한 양의 충전 전류를 공급하도록 상기 PMOS 트랜지스터들 (MP1) 및 (MP2)은 전류 미러 형태로 구성되어 있다. 차동 증폭기 (10)의 일 입력 (IN1)은 더미 데이터 라인 (DDL)에 연결되고, 그것의 다른 입력 (IN2)은 데이터 라인 (DL)에 연결된다. 차동 증폭기 (10)는 상기 라인들 (DDL) 및 (DL) 사이의 전압차를 검출하여 검출 결과로서 로직 로우 레벨 (logic low level) 또는 로직 하이 레벨 (logic high level)의 신호 (Sout)를 출력한다. 상기 비트 라인 (BL)과 접지 사이에는, 단지 하나의 메모리 셀 트랜지스터 (MC)만이 도시되어 있다. 하지만, 보다 많은 메모리 셀 트랜지스터들 (미도시됨)이 그것 사이에 연결됨은 이 분야에 숙련된 자에게 자명하다.
도 1에서, 상기 더미 메모리 셀 트랜지스터들 (DMC1) 및 (DMC2) 각각은 온 상태의 메모리 셀 트랜지스터 (MC)와 동일한 크기 및 특성을 갖는다. 이러한 구조에 따르면, 상기 더미 메모리 셀 트랜지스터들 (DMC1) 및 (DMC2)을 통해 흐르는 전류 (이하, 더미 셀 전류라 칭함)는 온 상태의 메모리 셀 트랜지스터 (MC)를 통해 흐르는 전류 (이하, 온 셀 전류라 칭함)의 절반에 상응한다. 즉, 상기 더미 셀 전류는 온 셀 전류와 오프 셀 전류의 중간값을 가지게 된다. 여기서, 오프 상태의 메모리 셀 트랜지스터 (MC)를 통해 흐르는 전류 (이하, 오프 셀 전류라 칭함)가 이상적으로 '0'라 하면, 상기 더미 셀 전류는 온 셀 전류의 절반값에 상응한다. 오프 셀 전류, 온 셀 전류, 그리고 더미 셀 전류의 이상적인 관계를 보여주는 도면이 도 2에 도시되어 있다.
도 2에서, 전원 전압이 증가함에 따라 더미 셀 전류가 온 셀 전류와 오프 셀 전류의 중간값을 가지며 점차적으로 증가함을 알 수 있다. 이러한 전류 특성에 따라 설계된 감지 증폭기 회로에서는, 더미 데이터 라인 (DDL) 상의 전압이 메모리 셀 트랜지스터 (MC)가 온 상태일 때 유기되는 데이터 라인 (DL) 상의 전압과 메모리 셀 트랜지스터 (MC)가 오프 상태일 때 유기되는 데이터 라인 (DL) 상의 전압의 중간값에 상응한다. 이로써, 온 상태의 메모리 셀 트랜지스터와 오프 상태의 메모리 셀 트랜지스터에 대한 감지 마진 (sensing margin)이 충분히 보장될 수 있다.
종래 감지 증폭기 회로에 있어서, 온 셀 전류의 중간값을 갖는 더미 셀 전류 (오프 셀 전류='0'인 경우)는 온 상태의 메모리 셀 트랜지스터와 동일한 특성 및크기를 갖는 2개의 더미 메모리 셀 트랜지스터들을 직렬로 연결하여 얻어진다. 통상적으로, 메모리 셀 트랜지스터 (MC)를 통해 흐르는 전류는 스트링 선택 트랜지스터 (string select transistor), RC 로딩 (loading), 또는 그런 종류의 다른 것과 같은 여러 가지 요소들을 통과하여 얻어지는 전류이다. 그러한 여러 가지 요소들을 모두 고려하여 더미 셀 전류를 온 셀 전류의 중간값으로 설정하는 것은 매우 어렵다. 비록 메모리 셀 트랜지스터를 통해 흐르는 셀 전류에 관련된 여러가지 요소들을 정확히 고려하여 더미 셀 전류가 설정되더라도, 그러한 여러가지 요소들의 특성은 공정 변화 뿐만 아니라 동작 전압과 동작 온도에 따라 항시 변화될 수 있다. 이는 더미 셀 전류가 온 셀 전류의 중간값보다 많게 또는 적게 설정되게 한다.
결과적으로, 2개의 직렬 연결된 더미 메모리 셀 트랜지스터들을 이용하여 더미 셀 전류를 생성하는 감지 증폭기 회로 스킴에 따르면, 도 2에서 알 수 있듯이, 오프 상태의 메모리 셀 트랜지스터에 대한 감지 마진이 감소하거나 온 상태의 메모리 셀 트랜지스터에 대한 감지 마진이 감소될 수 있다. 이는 상기한 여러 가지 요소들을 모두 고려하여 더미 셀 전류를 온 셀 전류와 오프 셀 전류의 중간값으로 설정하는 것이 매우 어렵기 때문이다.
또는, 도 3에 도시된 바와같이, 낮은 전압 범위에서 더미 셀 전류가 온 셀 전류보다 많이 흐르거나 또는 오프 셀 전류보다 적게 흐를 때, 더미 데이터 라인 (DDL) 상의 전압이 메모리 셀 트랜지스터가 온 상태일 때 데이터 라인 (DL) 상의 전압보다 낮아지거나 메모리 셀 트랜지스터가 오프 상태일 때 데이터 라인 (DL) 상의 전압보다 높아질 수 있다.
본 발명의 목적은 안정된 온 셀/오프 셀 감지 마진을 보장할 수 있는 반도체 메모리 장치의 감지 증폭기 회로를 제공하는 것이다.
본 발명의 다른 목적은 온 셀 전류와 오프 셀 전류의 중간값을 갖는 전류를 용이하게 얻을 수 있는 더블 로드 구조를 구비한 반도체 메모리 장치의 감지 증폭기 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 감지 증폭기 회로를 보여주는 회로도;
도 2는 온 셀 전류, 오프 셀 전류 그리고 더미 셀 전류의 이상적인 관계를 보여주는 도면;
도 3은 더미 셀 전류와 온 셀 전류가 역전되는 현상을 보여주는 도면;
도 4는 본 발명의 바람직한 실시예에 따른 감지 증폭기 회로를 보여주는 회로도; 그리고
도 5는 본 발명의 변형예에 따른 감지 증폭기 회로를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명
10, 100 : 차동 증폭기 DMC : 더미 메모리 셀 트랜지스터
MC : 메모리 셀 트랜지스터
(구성)
본 발명의 특징에 따르면, 반도체 메모리 장치의 감지 증폭기 회로는 메모리 셀의 로직 상태를 판별하기 위한 것이다. 상기 감지 증폭기 회로에는, 데이터 라인, 더미 데이터 라인, 제 1, 제 2 그리고 제 3 로드 트랜지스터들, 그리고 차동 증폭기가 제공된다. 상기 데이터 라인은 상기 메모리 셀 트랜지스터에 연결되고, 상기 더미 데이터 라인은 온 상태의 메모리 셀 트랜지스터와 동일한 특성 및 크기를 갖는 더미 메모리 셀 트랜지스터에 연결된다. 상기 제 1 로드 트랜지스터, 제 2 로드 트랜지스터, 그리고 제 3 로드 트랜지스터는 동일한 특성 및 크기를 갖는 PMOS 트랜지스터로 각각 구성된다. 상기 각 트랜지스터의 게이트들은 전류 미러 형태를 갖도록 상기 더미 데이터 라인에 공통으로 연결된다. 상기 제 1 및 제 2 로드 트랜지스터들에 의해서 공급되는 충전 전류는 상기 더미 메모리 셀 트랜지스터를 통해 방전되는 방전 전류에 상응하며, 그 결과 제 1 및 제 2 로드 트랜지스터들 각각은 온 셀 전류의 절반에 상응하는 전류를 상기 더미 데이터 라인으로 공급한다.마찬가지로, 상기 제 1 및 제 2 로드 트랜지스터들과 함께 전류 미러 형태로 구성되어 있기 때문에, 상기 제 3 로드 트랜지스터 역시 온 셀 전류의 절반에 상응하는 전류를 상기 데이터 라인으로 공급한다. 여기서, 상기 차동 증폭기 대신에 상기 데이터 라인에 연결된 인버터가 사용될 수 있다.
(작용)
이러한 회로에 의하면, 온 셀 전류의 중간값을 갖는 전류가 메인 로드 트랜지스터에서 데이터 라인으로 공급되도록 감지 증폭기회로를 구현하는 것이 용이하다.
(실시예)
본 발명의 바람직한 실시예들이 이하 참조도면들에 의거하여 상세히 설명된다.
도 4는 본 발명의 바람직한 실시예에 따른 감지 증폭기 회로를 보여주는 회로도이다. 도 4에 있어서, 도 1의 구성 요소와 동일한 구성 요소는 동일한 참조번호로 표기된다. 본 발명의 감지 증폭기 회로는 전류 미러형 차동 증폭기 회로 (100), 더미 로드 (dummy load)로 동작하는 PMOS 트랜지스터들 (MP10) 및 (MP12)을 통해 전원 전압에 연결된 더미 데이터 라인 (DDL), 온 상태의 NMOS 트랜지스터 (MN10), 상기 NMOS 트랜지스터 (MN10)를 통해 더미 데이터 라인 (DDL)에 연결된 더미 비트 라인 (DBL), 상기 더미 비트 라인 (DBL)과 접지 사이에 연결된 더미 셀 트랜지스터 (DMC)를 포함한다. 메인 로드 (main load)로 기능하는 PMOS 트랜지스터 (MP14)를 통해 전원 전압에 연결된 데이터 라인 (DL), 열 선택 신호 (Ysel)에 의해서 스위치되는 NMOS 트랜지스터 (MN12), 그리고 NMOS 트랜지스터 (MN12)를 통해 데이터 라인 (DL)에 연결된 비트 라인 (BL)이 더미 데이터 라인측과 대칭적으로 구성된다. 차동 증폭기 (100)의 일 입력 (IN1)은 더미 데이터 라인 (DDL)에 연결되고, 그것의 다른 입력 (IN2)은 데이터 라인 (DL)에 연결된다. 상기 차동 증폭기 (100)는 상기 라인들 (DDL) 및 (DL) 사이의 전압차를 검출하여 검출 결과에 따라 로직 로우 레벨 또는 로직 하이 레벨의 신호 (Sout)를 출력한다. 상기 비트 라인 (BL)과 접지 사이에는, 메모리 셀 트랜지스터 (MC)가 도시되어 있다.
도 4에서, 상기 PMOS 트랜지스터들 (MP10) 및 (MP12)은 PMOS 트랜지스터 (MP14)와 동일한 크기 및 특성을 가지며, 더블 로드 스킴 (double load scheme)을 갖도록 구현되어 있다. 로드로 각각 동작하는 PMOS 트랜지스터들 (MP10), (MP12) 그리고 (MP14)은 전류 미러 형태로 구성된다. 즉, 트랜지스터들 (MP10), (MP12) 그리고 (MP14)의 게이트들은 도 4에 도시된 바와같이 더미 데이터 라인 (DDL)에 공통으로 연결된다. 상기 더미 메모리 셀 트랜지스터 (DMC)는 온 상태의 메모리 셀 트랜지스터 (MC)와 동일한 특성 및 크기를 갖는다. 즉, 더미 메모리 셀 트랜지스터 (DMC)를 통해 흐르는 더미 셀 전류는 온 셀 전류에 상응한다. 이하, 온 셀 전류는 기호 'Ion'로 표기된다.
앞서 설명된 바와같이, 온 상태의 메모리 셀 트랜지스터 (MC)와 동일한 특성 및 크기를 갖기 때문에, 더미 메모리 셀 트랜지스터 (DMC)는 온 셀 전류 (Ion)에 상응하는 더미 셀 전류를 방전한다. 이러한 경우, 더미 로드로 (또는 전류원으로) 동작하는 PMOS 트랜지스터들 (MP10) 및 (MP12)에 의해서 상기 온 셀 전류 (Ion)에상응하는 전류가 더미 데이터 라인 (DDL)으로 공급된다. 상기 PMOS 트랜지스터들 (MP10) 및 (MP12)이 서로 동일한 특성 및 크기를 갖기 때문에, 상기 PMOS 트랜지스터들 (MP10) 및 (MP12)은 온 셀 전류 (Ion)의 절반에 상응하는 전류 (Ion/2)를 더미 데이터 라인 (DDL)으로 각각 공급한다. 마찬가지로, 상기 PMOS 트랜지스터들 (MP10) 및 (MP12)와 함께 전류 미러 형태로 구성되고 그것과 동일한 특성 및 크기를 갖기 때문에, 메인 로드로 동작하는 PMOS 트랜지스터 (MP14) 역시 온 셀 전류 (Ion)의 절반에 상응하는 전류 (Ion/2)를 데이터 라인 (DL)으로 공급한다.
PMOS 트랜지스터들 (MP10) 및 (MP12)을 통해 전원 전압에서 더미 데이터 라인 (DDL)으로 흐르는 충전 전류는 더미 데이터 라인 (DDL) 상의 전압이 증가함에 따라 감소한다. 반면에, 더미 메모리 셀 트랜지스터 (DMC)를 통해 더미 데이터 라인 (DDL)에서 접지로 흐르는 방전 전류는 더미 데이터 라인 (DDL) 상의 전압이 증가함에 따라 증가한다. 그러므로, 더미 데이터 라인 (DDL) 상의 전압은 앞서 언급된 충전 및 방전 전류들 사이의 균형에 의해서 결정된다. PMOS 트랜지스터 (MP14)를 통해 전원 전압으로부터 데이터 라인 (DL)으로 흐르는 충전 전류는 데이터 라인 (DL) 상의 전압이 증가함에 따라 감소한다.
상기 메모리 셀 트랜지스터 (MC)가 온 상태일 때, 상기 PMOS 트랜지스터 (MP4)를 통해 전원 전압으로부터 데이터 라인 (DL)으로 공급되는 충전 전류 (Ion/2)보다 많은 양의 전류 즉, 온 셀 전류 (Ion)가 상기 메모리 셀 트랜지스터 (MC)를 통해서 방전된다. 그러므로, 상기 데이터 라인 (DL) 상의 전압은 더미 데이터 라인 (DDL) 상의 전압보다 낮아진다. 반면에, 상기 메모리 셀 트랜지스터 (MC)가 오프 상태일 때, 이상적으로 오프 셀 전류가 '0'이기 때문에 상기 PMOS 트랜지스터 (MP4)를 통해 전원 전압으로부터 데이터 라인 (DL)으로 공급되는 충전 전류 (Ion/2)는 데이터 라인 (DL) 상에 점차적으로 충전된다. 그러므로, 상기 데이터 라인 (DL) 상의 전압은 더미 데이터 라인 (DDL) 상의 전압보다 높아진다. 더미 데이터 라인 (DL) 상의 전압과 데이터 라인 (DL) 상의 전압 사이의 차는 차동 증폭기 (100)에 의해서 검출된다.
종래의 감지 증폭기 구조의 경우, 2개의 직렬 연결된 더미 메모리 셀 트랜지스터들에 의해서 얻어진, 온 셀 전류와 오프 셀 전류의 중간값을 갖는, 더미 셀 전류를 이용하여 데이터 라인 (DL1)으로 더미 셀 전류에 상응하는 전류가 공급된다. 이러한 감지 증폭기 구조에서는, 매우 다양한 요소들을 고려하여야 하기 때문에 온 셀 전류와 오프 셀 전류의 중간값을 갖는 더미 셀 전류를 얻는 것은 매우 어렵다. 하지만, 본 발명의 감지 증폭기 구조에 따르면, 먼저, 더미 메모리 셀은 온 상태의 메모리 셀 트랜지스터를 이용하여 구현되고, 더미 데이터 라인으로 충전 전류를 공급하기 위한 더미 로드가 더블 로드 구조를 이용하여 구현된다. 그러므로, 데이터 라인 (DL)으로 공급될 그리고 온 셀 전류와 오프 셀 전류의 중간값을 갖는 충전 전류를 얻는 것이 비교적 용이하다. 결과적으로, 더미 셀 전류와 온/오프 셀 전류의 대소 관계가 역전되는 현상 (도 3 참조)을 방지(또는 최소화)함과 아울러, 더미 셀 전류의 증감으로 인한 오프 셀 감지 마진 또는 온 셀 감지 마진이 감소하는 것 (도 2 참조)을 방지(또는 최소화)할 수 있다. 즉, 안정된 온/오프 감지 마진을 보장할 수 있다.
도 5를 참조하면, 본 발명의 변형예에 따른 감지 증폭기 회로를 보여주는 회로도가 도시되어 있다. 도 5의 감지 증폭기 회로는 도 4의 차동 증폭기 (100)가 데이터 라인 (DL) 상의 전압 레벨을 검출하기 위한 인버터 (INV1)로 대체되고, PMOS 트랜지스터 (MP16)가 추가되었다는 점을 제외하고 도 4의 그것과 동일하다. 상기 인버터 (INV1)는 메모리 셀 트랜지스터 (MC)의 상태에 따른 데이터 라인 (DL)의 전압을 검출하기 위한 것이며, 상기 PMOS 트랜지스터 (MP16)는 감지 동작 동안에만 활성화되는 감지 증폭 활성화 신호 (SAE)에 의해서 스위치된다. 도 5에서, 도 4의 구성 요소와 동일한 구성 요소는 동일한 참조 번호로 표기되며, 그것의 설명은 그러므로 생략된다. 도 5의 감지 증폭기 회로 역시 도 4의 그것과 동일한 효과를 가짐은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 도 4 및 도 5의 감지 증폭기 회로에 있어서, 더미 데이터 라인 (DDL)으로 온 상태의 메모리 셀을 통해 흐르는 온 셀 전류와 동일한 양의 전류를 공급하기 위한 PMOS 트랜지스터들 (MP10, MP12)이 단지 하나의 PMOS 트랜지스터로 대체될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 그렇게 대체된 PMOS 트랜지스터의 크기는 온 셀 전류와 동일한 양의 전류를 더미 데이터 라인으로 공급하도록 설계된다.
앞서 설명된 본 발명은 마스크 롬 (mask read-only memory)을 위한 감지 증폭기에 관련된 것임과 동시에, 본 발명이 그것에 제한되지 않고 각 메모리 셀이 EPROM (electrically programmable read-only memory) 및 EEPROM (electrically erasble, programmable read-only memory)과 같은 장치들의 MOS 트랜지스터를 포함하는 반도체 메모리 장치들에 적용될 수 있다.
상술한 바와 같이, 직렬 연결된 2개의 더미 메모리 셀 트랜지스터들을 이용하여 온 셀 전류와 오프 셀 전류의 중간값을 설정하는 대신에, 온 셀 특성을 갖는 단지 하나의 메모리 셀 트랜지스터를 이용하여 더미 메모리 셀 트랜지스터를 구현함과 아울러 동일한 특성 및 크기를 갖는 2개의 더미 로드 트랜지스터들을 이용함으로써, 온 셀 전류의 중간값을 갖는 전류가 메인 로드 트랜지스터에서 데이터 라인으로 공급되도록 감지 증폭기 회로를 구현하는 것이 용이하다.

Claims (19)

  1. 메모리 셀의 로직 상태를 판별하기 위한 감지 증폭기 회로에 있어서:
    상기 메모리 셀에 연결된 제 1 데이터 라인과;
    더미 메모리 셀에 연결된 제 2 데이터 라인과;
    상기 제 1 데이터 라인에 연결되며, 상기 제 1 데이터 라인으로 제 1 충전 전류를 공급하는 제 1 로드 수단 및;
    상기 제 2 데이터 라인에 연결되며, 상기 제 2 데이터 라인으로 상기 제 1 충전 전류의 2배에 해당하는 양의 제 2 충전 전류를 공급하는 제 2 로드 수단을 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  2. 제 1 항에 있어서,
    상기 더미 메모리 셀은 온 상태를 갖는 단지 하나의 메모리 셀로 구성되는 것을 특징으로 감지 증폭기 회로.
  3. 제 2 항에 있어서,
    상기 제 1 충전 전류는 상기 온 상태의 메모리 셀을 통해 방전되는 전류의 절반에 상응하는 것을 특징으로 하는 감지 증폭기 회로.
  4. 제 3 항에 있어서,
    상기 제 1 로드 수단은 상기 제 1 데이터 라인에 연결되며, 상기 제 2 데이터 라인 상의 전압에 응답하여 상기 제 1 충전 전류를 상기 제 1 데이터 라인으로 공급하는 제 1 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  5. 제 4 항에 있어서,
    상기 제 2 로드 수단은 상기 제 2 데이터 라인에 공통으로 연결된 제 2 및 제 3 PMOS 트랜지스터들을 포함하며, 상기 제 2 및 제 3 PMOS 트랜지스터들 각각은 상기 제 1 충전 전류와 동일한 양의 전류를 상기 제 2 데이터 라인으로 공급하는 것을 특징으로 하는 감지 증폭기 회로.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 3 PMOS 트랜지스터들의 게이트들은 전류 미러 형태로 구성되도록 상기 제 2 데이터 라인에 공통으로 연결된 것을 특징으로 하는 감지 증폭기 회로.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 3 PMOS 트랜지스터들은 동일한 특성 및 크기를 갖는 트랜지스터들로 구성되는 것을 특징으로 하는 감지 증폭기 회로.
  8. 제 4 항에 있어서,
    상기 제 2 로드 수단은 상기 제 2 데이터 라인에 연결되며 상기 제 2 충전 전류를 상기 제 2 데이터 라인으로 공급하는 제 2 PMOS 트랜지스터를 포함하며, 상기 제 1 및 제 2 PMOS 트랜지스터들의 게이트들은 전류 미러 형태를 구성하도록 상기 제 2 데이터 라인에 공통으로 연결된 것을 특징으로 하는 감지 증폭기 회로.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 데이터 라인들 사이의 전압차를 검출하여 검출 결과를 출력하는 검출 수단을 부가적으로 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  10. 제 9 항에 있어서,
    상기 검출 수단은 상기 제 1 및 제 2 데이터 라인들에 각각 연결된 입력 단자들 및, 상기 검출 결과를 출력하기 위한 출력 단자를 갖는 차동 증폭기로 구성되는 것을 특징으로 하는 감지 증폭기 회로.
  11. 제 10 항에 있어서,
    상기 검출 수단은 상기 제 1 데이터 라인에 연결된 입력 단자와 상기 검출 결과를 출력하는 출력 단자를 갖는 인버터; 그리고 상기 제 1 데이터 라인에 연결된 드레인, 상기 전원 전압에 연결된 소오스, 그리고 감지 증폭 활성화 신호를 받아들이는 게이트를 갖는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 감지 증폭기 회로.
  12. 메모리 셀 트랜지스터의 온/오프 상태를 판별하기 위한 감지 증폭기 회로에 있어서:
    상기 메모리 셀 트랜지스터에 연결된 데이터 라인과;
    더미 메모리 셀 트랜지스터에 연결된 더미 데이터 라인과;
    상기 더미 데이터 라인에 공통으로 연결된 게이트 및 드레인, 그리고 전원 전압에 연결된 소오스를 갖는 제 1 로드 트랜지스터와;
    상기 더미 데이터 라인에 공통으로 연결된 게이트 및 드레인, 그리고 상기 전원 전압에 연결된 소오스를 갖는 제 2 로드 트랜지스터와;
    상기 더미 데이터 라인에 연결된 게이트, 상기 전원 전압에 연결된 드레인, 그리고 상기 데이터 라인에 연결된 소오스를 갖는 제 3 로드 트랜지스터 및;
    상기 데이터 라인과 상기 더미 데이터 라인으로부터의 신호들을 받아들여 상기 메모리 셀 트랜지스터의 상태에 따라 로직 로우 레벨 또는 로직 하이 레벨을 출력하는 차동 증폭기를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  13. 제 12 항에 있어서,
    상기 제 1, 제 2 그리고 제 3 로드 트랜지스터들은 서로 동일한 특성 및 크기를 갖는 PMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 감지 증폭기 회로.
  14. 제 13 항에 있어서,
    상기 더미 메모리 셀 트랜지스터는 온 상태를 갖는 단지 하나의 메모리 셀 트랜지스터로 구성되는 것을 특징으로 감지 증폭기 회로.
  15. 제 12 항에 있어서,
    상기 제 1, 제 2 그리고 제 3 로드 트랜지스터들은 상기 온 상태의 메모리 셀 트랜지스터를 통해 방전되는 온 셀 전류의 절반에 상응하는 전류를 각각 흘려주는 하는 것을 특징으로 하는 감지 증폭기 회로.
  16. 메모리 셀 트랜지스터의 온/오프 상태를 판별하기 위한 감지 증폭기 회로에 있어서:
    상기 메모리 셀 트랜지스터에 연결된 데이터 라인과;
    더미 메모리 셀 트랜지스터에 연결된 더미 데이터 라인과;
    상기 더미 데이터 라인에 공통으로 연결된 게이트 및 드레인, 그리고 전원 전압에 연결된 소오스를 갖는 제 1 로드 트랜지스터와;
    상기 더미 데이터 라인에 공통으로 연결된 게이트 및 드레인, 그리고 상기 전원 전압에 연결된 소오스를 갖는 제 2 로드 트랜지스터와;
    상기 더미 데이터 라인에 연결된 게이트, 상기 전원 전압에 연결된 드레인, 그리고 상기 데이터 라인에 연결된 소오스를 갖는 제 3 로드 트랜지스터와;
    상기 데이터 라인으로부터의 신호를 받아들여 상기 메모리 셀 트랜지스터의상태에 따라 로직 로우 레벨 또는 로직 하이 레벨을 출력하는 인버터 및;
    상기 제 1 데이터 라인에 연결된 드레인, 상기 전원 전압에 연결된 소오스, 그리고 감지 증폭 활성화 신호를 받아들이는 게이트를 갖는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 감지 증폭기 회로.
  17. 제 16 항에 있어서,
    상기 제 1, 제 2 그리고 제 3 로드 트랜지스터들은 서로 동일한 특성 및 크기를 갖는 PMOS 트랜지스터로 각각 구성되는 것을 특징으로 하는 감지 증폭기 회로.
  18. 제 17 항에 있어서,
    상기 더미 메모리 셀 트랜지스터는 온 상태를 갖는 단지 하나의 메모리 셀 트랜지스터로 구성되는 것을 특징으로 감지 증폭기 회로.
  19. 제 18 항에 있어서,
    상기 제 1, 제 2 그리고 제 3 로드 트랜지스터들은 상기 온 상태의 메모리 셀 트랜지스터를 통해 방전되는 온 셀 전류의 절반에 상응하는 전류는 각각 공급하는 것을 특징으로 하는 감지 증폭기 회로.
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