KR100307565B1 - 개선된저농도로도핑된확산층구조를갖는mos전계효과트랜지스터및그형성방법 - Google Patents
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Abstract
MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽절연체 아래에 저농도로 도핑된 확산층구조가 형성되는데, 여기에서 게이트전극의 측벽 및 측벽절연체 사이의 계면에 측벽 스페이서층이 제공되고, 상기 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연체의 내부 및 게이트전극의 외부에 위치하도록 상기 측벽 스페이서층 아래에 저농도로 도핑된 확산층의 내부 엣지를 위치시킨다.
Description
본 발명은 향상된 저농도로 도핑된 확산층구조를 갖는 MOS 전계효과 트랜지스터에 관한 것으로, 특히 게이트, 소오스 및 드레인 층상에 내화 금속 실리사이드층을 갖는 MOS 전계효과 트랜지스터뿐만 아니라 그 제조방법에 관한 것이다.
반도체장치의 크기 축소 및 반도체장치의 집적도 증가에 대한 요구가 점점 증가해 왔다. 현재, 로직 장치와 같은 진보된 반도체장치를 설계하기 위하여 0.25 마이크로미터 스케일룰 (scale rule) 이 적용되고 있다.
반도체장치의 크기 축소는 반도체장치의 집적도의 증가 및 그 고속 동작의 향상을 실현하는데 가장 효과적인데, 그 이유는 반도체장치의 크기를 가능한 한 축소하는 방법이 실현해야할 기본적인 문제이기 때문이다. 반도체장치의 실질적인 크기 축소를 실현하기 위하여, MOS 전계효과 트랜지스터의 소오스 및 드레인 영역으로서 얕은 확산층을 형성할 것이 요구된다. 그러나, 얕은 확산층은 소오스 및 드레인 영역의 높은 저항을 초래한다. 소오스 및 드레인 영역의 저항에 있어서의 증가는 MOS 전계효과 트랜지스터의 전류 구동 성능의 상당한 저하를 초래한다. 이로 인하여 MOS 전계효과 트랜지스터의 고속 성능을 향상시키기 어렵게 된다. 따라서, MOS 전계효과 트랜지스터의 크기 축소를 위한 얕은 소오스 및 드레인 영역의 형성으로 인하여 소오스 및 드레인 영역의 증가된 저항이라는 심각한 문제가 존재한다.
상기한 문제점을 해결하기 위하여, 게이트, 소오스 및 드레인 영역 상에 금속 실리사이드 (silicide) 층을 형성할 것이 제안되어 왔는데, 여기에서, 금속 실리사이드층은 낮은 저항성을 갖는다. 즉, 실리사이드구조 또는 종종 샐리사이드 (salicide) 구조라고 불리는 자기정렬된 실리사이드 구조를 갖는 MOS 전계효과 트랜지스터를 형성할 것이 제안되어 왔다.
그러나, 샐리사이드구조는 MOS 전계효과 트랜지스터의 게이트 및 소오스/드레인 확산층 사이의 단락회로를 형성할 가능성을 갖는 또다른 문제를 제기한다.
일본 특개평 8-204188 에서, 단락회로를 갖는 상기 또다른 문제점을 해결하려는 시도가 개시되어 있다. MOS 전계효과 트랜지스터의 종래의 제조방법이 도 1a 내지 도 1c 를 참조하여 기재된다.
도 1a 를 참조하면, p 형 실리콘기판 (21) 이 사용된다. 필드 산화막 (22) 이 상기 p 형 실리콘기판 (21) 의 표면상에 선택적으로 형성된다. 상기 p 형 실리콘기판 (21) 의 활성영역상에 게이트산화막 (23) 이 형성된다. 상기 게이트 산화막 (23) 상에 폴리실리콘 게이트전극 (24) 이 형성된다. 상기 폴리실리콘 게이트전극 (23) 및 상기 필드 산화막 (22) 은 상기 p 형 실리콘기판 (21) 의 표면 영역으로의 n 형 불순물의 이온주입 및 이온주입된 n 형 불순물의 열확산을 일으키기 위한 p 형 실리콘기판 (21) 으로의 연속적인 열처리에 대한 마스크로서 이용됨으로써, 게이트전극 (24) 아래 및 필드산화막 (22) 아래를 제외한p 형 실리콘기판 (21) 의 상부 영역에 얕은 저농도로 도핑된 확산영역 (25) 이 형성된다. 화학기상증착이 수행되어 실리콘 산화막 (26) 이 폴리실리콘 게이트전극 (24) 의 상면 및 측벽뿐만 아니라 상기 저농도로 도핑된 확산영역 (25) 및 필드산화막 (22) 을 덮도록 약 50 ㎚ 두께를 갖는 실리콘 산화막을 전체적으로 증착한다. 또한, 약 70 ㎚ 두께를 갖는 실리콘 질화막 (27) 이 실리콘 산화막 (26) 상에 형성됨으로써 실리콘 산화막 (26) 및 실리콘 질화막 (27) 의 적층을 형성한다.
도 1b 를 참조하면, 실리콘 산화막 (26) 및 실리콘 질화막 (27) 의 적층에 대하여 반응성이온식각 (RIE) 이 수행되어 실리콘 산화막 (26) 및 실리콘 질화막 (27) 이 에치백 (etch-back) 됨으로써 실리콘 산화막 (26) 및 실리콘 질화막 (27) 의 적층이 폴리실리콘 게이트전극 (24) 의 측벽에만 남게된다. 그 결과, 실리콘 산화막 (26) 및 실리콘 질화막 (27) 의 적층이 폴리실리콘 게이트전극 (24) 의 측벽에 제공된 측벽 실리콘 산화막 (28) 및 측벽 실리콘 질화막 (29) 의 적층이 된다. 측벽 실리콘 산화막 (28) 및 측벽 실리콘 질화막 (29) 을 이용하여 실리콘기판 (1) 으로의 n 형 불순물의 이온주입이 수행되고 잇달은 열처리에 의해 소오스/드레인 확산층 (30) 을 형성한다.
도 1c 를 참조하면, 50 ㎚ 두께를 갖는 티타늄 막이 전체적으로 증착되어 측벽 실리콘 질화막 (29) 및 측벽 실리콘 산화막 (28) 과 폴리실리콘 게이트전극 (24) 의 상면뿐만 아니라 필드산화막 및 소오스/드레인 확산층 (30) 상에 뻗어있게 된다. 실리콘 및 티타늄 원자 간의 실리사이드화 반응을 일으키기 위하여질소 가스와 같은 비활성 기체 속에서 실리콘기판 (1) 에 대한 열처리가 수행되어 폴리실리콘 게이트전극 (31) 상면 및 소오스/드레인 확산층 (30) 상에 선택적으로 형성되는 한편, 필드산화막 (22) 및 측벽 실리콘 질화막 (29) 과 측벽 실리콘 산화막 (28) 상으로는 어떠한 실리사이드화 반응도 일어나지 않는다. 반응하지 않은 티타늄 막이 제거된다.
소오스/드레인 확산층 (30) 은 실리사이드구조 및 저농도로 도핑된 확산구조를 갖는다. 폴리실리콘 게이트전극 (24) 또한 실리사이드 구조를 갖는다.
그러나, 상기 종래의 MOS 전계효과 트랜지스터는 다음과 같은 네가지 문제점을 갖는다.
첫번째 문제는 도 2 도시된 바와 같이 저농도로 도핑된 확산층 (25) 및 폴리실리콘 게이트전극 (24) 의 중첩에 관한 것이다. 즉, 저농도로 도핑된 확산층 (25) 이 폴리실리콘 게이트전극 (24) 을 마스크로 이용하여 불순물의 이온주입에 의해 형성됨으로써 저농도로 도핑된 확산층 (25) 이 폴리실리콘 게이트전극 (24) 의 외부 엣지 (edge) 아래에 위치한다. 그 후에, 소오스 및 드레인 확산층 (30) 을 형성하기 위하여 열처리가 초래된다. 그러나, 이러한 열처리는 저농도로 도핑된 확산층 (25) 의 내부쪽으로의 추가적인 확산을 초래하여, 저농도로 도핑된 확산층의 내부 엣지가 폴리실리콘 게이트전극 (24) 의 외부 엣지의 내부로 이동한다. 그 결과, 저농도로 도핑된 확산층 (25) 의 안쪽 단부가 폴리실리콘 게이트전극 (24) 의 아래에 위치하게 되는데, 이 때문에 저농도로 도핑된 확산층 (25) 및 폴리실리콘 게이트전극 (24) 간에 중첩이 형성된다. 특히,MOS 전계효과 트랜지스터의 설계에 0.25 ㎛ 스케일룰 (scale rule) 이 적용된다면, 저농도로 도핑된 확산층 (25) 및 폴리실리콘 게이트전극 (24) 간의 중첩이 무시할 없다. 이것은 또한 종래의 MOS 전계효과 트랜지스터의 채널 길이를 제어하기 어렵게 한다.
두번째 문제는 측벽 실리콘 산화막 (28) 및 측벽 실리콘 질화막 (29) 을 형성하기 위한 에치백 제어의 어려움에 관한 것이다. 즉, 상기 종래의 MOS 전계효과 트랜지스터는 실리콘 산화막 (28) 및 실리콘 질화막 (29) 의 적층을 구비한 다층 또는 이층의 측벽 절연체구조를 갖는다. 다층 또는 이층의 측벽 절연체구조는 이층의 다른 재료로 인하여 에치백의 정확한 제어를 어렵게 한다. 이러한 문제는 MOS 전계효과 트랜지스터의 크기가 축소되면 보다 두드러지게 된다.
세번째 문제는 폴리실리콘 게이트전극 (24) 및 소오스/드레인 확산층 (30) 간의 기생 커패시턴스의 증가에 관한 것이다. 즉, 유전체로서의 측벽 절연층 (28, 29) 이 폴리실리콘 게이트전극 (24) 의 측벽상에 형성된다. 특히, 실리콘 질화막 (29) 은 고 유전상수를 갖는다. 이 때문에, 폴리실리콘 게이트전극 (24) 의 측벽상의 측벽 절연층 (28, 29) 의 형성은 부가적인 커패시턴스나 기생 커패시턴스에 있어서의 증가를 초래한다.
네번째 문제는 인접한 두 폴리실리콘 게이트전극 (24) 간의 절연저항에 관한 것이다. 폴리실리콘 게이트전극 (24) 은 게이트 절연막 및 또한 필드 산화막 (22) 상에 뻗어있는 폴리실리콘 층에 대한 건식 식각에 의해 정의된다. 게이트 절연막 (23) 및 필드 산화막 (22) 간의 경계에 레벨이 다른 단차가 있다.건식 식각 공정에서, 폴리실리콘 층은 게이트 절연막 (23) 및 필드산화막 (22) 사이의 단차상에 남게 되기 쉽다. 게이트 절연막 (23) 및 필드산화막 (22) 사이의 단차상의 잔유하는 폴리실리콘막은 인접한 두 폴리실리콘 게이트전극 사이에서 약간의 누설전류를 초래할 수도 있다. 인접한 두 폴리실리콘 게이트전극 간의 약간의 누설 전류를 초래할 가능성은 MOS 전계효과 트랜지스터의 크기가 축소되고 MOS 전계효과 트랜지스터의 집적도가 증가된다면 따라서 증가된다.
상기한 환경에서, 상기한 네가지 문제점이 없는 측벽 절연구조를 갖는 신규한 MOS 전계효과 트랜지스터에 대한 개발이 요구되어 왔다.
따라서, 본 발명의 목적은 상기 문제점이 없는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 추가적인 목적은 보다 실질적인 또는 현저한 크기 감소를 허락하는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 신규한 MOS 전계효과 트랜지스터가 향상된 고성능을 나타내도록 하는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 저농도로 도핑된 확산층 및 게이트전극 간의 어떠한 실질적인 중첩도 없는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 채널 길이의 정확한 제어를 용이하게 하는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 측벽 절연막의 형성시에 반응성이온식각에 의한 에치백에 대한 정확한 제어를 용이하게 하는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 게이트전극 및 소오스/드레인 확산층 간의 기생 커패시턴스를 현저히 감소시키는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 핫전자 (hot-electron) 에 대한 증가된 저항성을 갖는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 인접한 두 게이트전극 간의 누설전류로 인한 문제가 없는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터를 제공하는 것이다.
본 발명의 여전히 또다른 목적은 측벽 절연구조 및 금속 실리사이드구조를 갖는 MOS 전계효과 트랜지스터를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 여전히 또다른 목적은 보다 실질적이거나 현저한 크기 감소를 가능하게 하는 측벽 절연구조 및 금속 실리사이드구조를 갖는 MOS 전계효과 트랜지스터를 형성하는 신규한 방법을 제공하는 것이다.
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본 발명의 여전히 또다른 목적은 핫전자에 대한 증가된 저항성을 갖는 측벽 절연구조 및 금속 실리사이드구조를 갖는 MOS 전계효과 트랜지스터를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 여전히 또다른 목적은 인접한 두 게이트전극 간의 누설전류로 인한 문제가 없는 측벽 절연구조 및 금속 실리사이드구조를 갖는 MOS 전계효과 트랜지스터를 형성하는 방법을 제공하는 것이다.
도 1a 내지 도 1c 는 종래의 제조방법에 연관된 연속적인 단계로 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 2 는 종래의 MOS 전계효과 트랜지스터에서 저농도로 도핑된 확산층 및 폴리실리콘 게이트전극 사이의 중첩을 도시하는 부분확대단면 정면도.
도 3 은 제 1 및 제 6 본 발명에 따른 MOS 전계효과 트랜지스터의 신규한 저농도로 도핑된 확산층구조를 도시하는 부분확대단면 정면도.
도 4 는 본 발명에 따른 제 1 실시예에서 향상된 저농도로 도핑된 확산층구조를 갖는 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 5a 내지 도 5f 는 본 발명에 따른 제 1 실시예에서 신규한 제조방법에 연관된 연속적인 단계로 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 6 은 본 발명에 따른 제 2 실시예에서 향상된 저농도로 도핑된 확산층을 갖는 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 7a 내지 도 7f 는 본 발명에 따른 제 2 실시예의 신규한 제조방법에 연관된 연속적인 단계로 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 8 은 본 발명에 따른 제 3 실시예에서 향상된 저농도로 도핑된 확산층구조를 갖는 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 9a 내지 도 9f 는 본 발명에 따른 제 3 실시예의 신규한 제조방법에 연관된 연속적인 단계로 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 10 은 본 발명에 따른 제 4 실시예에서 향상된 저농도로 도핑된 확산층구조를 갖는 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 11a 내지 도 11e 는 본 발명에 따른 제 4 실시예의 신규한 제조방법에 연관된 연속적인 단계로 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 12 는 본 발명에 따른 제 5 실시예에서 향상된 저농도로 도핑된 확산층구조를 갖는 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
도 13a 내지 도 13e 는 본 발명에 따른 제 5 실시예의 신규한 제조방법에 연관된 연속적인 단계로 신규한 MOS 전계효과 트랜지스터를 도시하는 부분단면 정면도.
* 도면의 주요부분에 대한 부호의 설명 *
2 : 필드산화막 3 : 게이트 산화막
4 : 게이트전극 7 : 저농도로 도핑된 확산층
9 : 측벽 스페이서층 10 : 측벽 절연막
12 : 소오스/드레인 확산층 13 : 실리사이드층
본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 절연체 아래에 형성된 저농도로 도핑된 확산층 구조를 제공하는데, 여기에서, 게이트전극의 측벽 및 측벽 절연체 사이의 계면상에 측벽 스페이서층이 제공되며, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래에 위치하여 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연체의 내부 및 게이트전극의 외부에 위치한다.
상기 신규한 저농도로 도핑된 확산층 구조는 저농도로 도핑된 확산층 및 게이트전극의 중첩을 초래하지 않는다. 즉, 저농도로 도핑된 확산층이 게이트전극 및 측벽 스페이서층을 마스크로 이용하는 불순물 이온주입에 의해 형성됨으로써 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 외부 엣지 아래에 위치한다. 그 후에, 소오스 및 드레인 확산층을 형성하기 위하여 열처리가 수행된다. 이러한 열처리는 저농도로 도핑된 확산층의 안쪽으로 추가적인 확산을 초래하여, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연막의 내부 및 게이트전극의 외부 엣지의 외부로 이동한다. 그 결과, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래에 위치하는데, 이 때문에 저농도로 도핑된 확산층 및 게이트전극 간의 중첩이 형성되지 않는다. 0.25 ㎛ 스케일룰 (scale rule) 이 MOS 전계효과 트랜지스터에 적용된다고 해도, 저농도로 도핑된 확산층 및 게이트전극 간에 중첩이 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널 길이의 정확한 제어를 더 용이하게 한다.
상기한 신규한 저농도로 도핑된 확산층 구조는 핫전자에 대한 저항성에 있어서의 현저한 증가를 제공한다. 즉, 저농도로 도핑된 확산층 및 게이트전극 간의 중첩이 없음으로 인하여 핫전자에 대한 저항성의 현저한 향상이 초래된다.
또다른 본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 절연체 아래에 저농도로 도핑된 확산층 구조를 형성하는 방법을 제공한다. 이 방법은 다음의 단계를 구비한다. 게이트전극의 적어도 측벽상에 뻗어있는 측벽 스페이서층이 제공된다. 게이트전극 및 측벽 스페이서층을 마스크로 이용하여 제 1 이온주입이 수행되어 반도체기판 내에 저농도로 도핑된 확산층을 선택적으로 형성하여, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 외부 엣지 아래에 위치하도록 한다. 측벽 절연막이 측벽 스페이서상에 선택적으로 형성된다. 게이트전극, 측벽 스페이서층 및 측벽 절연막을 마스크로 이용하여 제 2 이온주입이 수행되어 반도체기판 내에 소오스/드레인 확산층을 선택적으로 형성한다. 반도체기판이 열처리되어 제 2 이온주입에 의해 주입된 이온을 활성화시키고 이로써 제 1 이온주입에 의해 주입된 이온이 열적으로 확산되는데, 이로써 도 3 에 도시된 바와 같이 저농도로 도핑된 확산층이 측벽 절연체의 내부 및 게이트전극의 외부에 위치하도록 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래로 안쪽으로 확산하게 된다.
상기 신규한 저농도로 도핑된 확산층구조는 저농도로 도핑된 확산층 및 게이트전극의 어떠한 중첩도 제공하지 않는다. 즉, 저농도로 도핑된 확산층이게이트전극 및 측벽스페이서층을 마스크로 하는 불순물의 이온주입에 의하여 형성됨으로써 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 외부 엣지 바로 아래에 위치한다. 그 다음에, 소오스 및 드레인 확산층을 형성하기 위하여 열처리가 초래된다. 이러한 열처리는 저농도로 도핑된 확산층의 안쪽으로의 추가적인 확산을 초래하여, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연막의 내부이지만 게이트전극의 외부 엣지의 외부인 위치로 이동한다. 그 결과, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 아래에 위치하고, 이 때문에 약하게 도핑된 확산층 및 게이트전극 간의 어떠한 중첩도 형성되지 않는다. MOS 전계효과 트랜지스터의 설계에 0.25 ㎛ 스케일룰 (scale rule) 이 적용된다고 해도, 저농도로 도핑된 확산층 및 게이트전극 간의 중첩이 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널 길이의 정확한 제어를 더욱 용이하게 한다.
상기 신규한 저농도로 도핑된 확산층 구조는 핫전자에 대한 저항성에 있어서의 현저한 향상을 제공한다. 즉, 저농도로 도핑된 확산층 및 게이트전극 간의 중첩이 없음으로 인하여 핫전자에 대한 저항성에 있어서의 현저한 향상이 초래된다. 본 발명의 상기한 목적 및 다른 목적, 특징 및 효과는 다음의 기재로부터 분명해질 것이다.
본 발명에 따른 바람직한 실시예가 첨부도면을 참조하여 상세히 기재된다.
제 1 본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 절연체 아래에 형성된 저농도로 도핑된 확산층이 제공되는데, 여기에서 측벽 스페이서층이 측벽 절연체 및 게이트전극의 측벽 사이의 계면에 제공되고, 저농도로 도핑된 확산층의 내부 엣지가 도 3 에 도시된 바와 같이 게이트전극의 외부 및 측벽 절연체의 내부에 위치하도록 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서의 아래에 위치한다.
제 1 본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 절연체 아래에 형성된 저농도로 도핑된 확산층구조를 제공하는데, 여기에서 도 3 에 도시된 바와 같이 상기 게이트전극의 상기 측벽 및 상기 측벽 절연체 사이의 계면상에 측벽 스페이서층이 형성되고, 상기 저농도로 도핑된 확산층의 내부 엣지가 상기 측벽 절연체의 내부 및 상기 게이트전극의 외부에 위치하도록 상기 측벽 스페이서층의 아래에 위치한다.
상기 신규한 저농도로 도핑된 확산층구조는 상기 저농도로 도핑된 확산층 구조 및 상기 게이트전극의 어떠한 중첩도 제공하지 않는다. 즉, 상기 저농도로 도핑된 확산층은 상기 게이트전극 및 상기 측벽 스페이서층을 마스크로 이용하여 불순물의 이온주입에 의해 형성됨으로써 상기 저농도로 도핑된 확산층의 내부 엣지가 상기 측벽 스페이서층의 외부 엣지 아래에 위치한다. 그 후에, 소오스 및 드레인 확산층을 형성하기 위하여 열처리가 수행된다. 이러한 열처리는 저농도로 도핑된 확산층의 안쪽으로의 추가적인 확산을 초래함으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연막의 내부이지만 게이트전극의 외부 엣지의 외부인 위치로 이동한다. 그 결과, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래에 위치하고, 이 때문에 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 형성되지 않는다. 0.25 ㎛ 스케일룰 (scale rule) 이 MOS 전계효과 트랜지스터의 설계에 적용된다고 해도, 저농도로 도핑된 확산층 및 게이트전극 사이의 어떠한 중첩도 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널길이의 정확한 제어를 더 용이하게 한다.
상기 신규한 저농도로 도핑된 확산층 구조는 핫전자에 대한 저항성에 있어서의 현저한 향상을 제공한다. 즉, 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 없음으로 인하여 핫전자에 대한 저항성에 있어서의 현저한 향상이 초래된다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 게이트전극 및 상기 측벽 스페이서층 사이의 계면 아래에 위치하는 것이 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서 및 상기 측벽 절연체 사이의 계면 아래에 위치하는 것이 또한 바람직하다.
상기 저농도로 도핑된 확산층은 상기 측벽 스페이서층의 두께 방향의 중간 위치 아래에 위치하는 것이 또한 바람직하다.
상기 측벽 스페이서층은 5 내지 10 ㎚ 범위의 두께를 갖는 것이 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 산화물로 이루어지는 것이 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 질화물로 이루어지는 것이 또한 바람직하다.
상기 게이트전극은 금속 실리사이드층이 형성되는 폴리실리콘층을 구비하는 것이 또한 바람직하다.
금속 실리사이드층이 소오스 및 드레인 확산층 상에 더 형성되는 것이 또한 바람직하다. 금속 실리사이드층은, 소오스 및 드레인 확산층이 극히 얕더라도, 소오스 및 드레인 확산층의 저항을 감소시킨다. 이것은 MOS 전계효과 트랜지스터가 고주파수 및 고속 성능을 나타내게 하고 그 집적도에 있어서의 증가를 위하여 크기 감소를 가능하게 한다.
상기 측벽 절연체는 실리콘 산화물 및 실리콘 질화물로 이루어지는 그룹 중에서 선택된 하나로 형성되는 것이 또한 바람직하다.
측벽 절연체 및 측벽 스페이서층이 실리콘 산화물로 이루어진다면, 이것은 측벽 실리콘 산화막 및 측벽 실리콘 산화물 스페이서층을 형성하기 위하여 에치백의 정확한 제어를 용이하게 한다. 즉, 상기 신규한 MOS 전계효과 트랜지스터는 다층이나 이층이지만 단일 재료의 측벽 구조를 갖는다. 다층이나 이층이지만 단일 재료의 측벽 절연체 구조는 이중층의 동일한 재료로 인하여 에치백의 정확한 제어를 용이하게 한다.
또한, 고 유전상수를 갖는 실리콘 질화물을 사용하지 않는 실리콘 산화물 측벽 절연체 및 실리콘 산화물 측벽 스페이서층은 게이트전극 및 소오스/드레인 확산층 사이의 기생 커패시턴스에 있어서의 어떠한 현저한 증가도 초래하지 않는다.
제 2 본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 구조를 제공하는데, 여기에서 도 3 에 도시된 바와 같이 상기 게이트전극의 상기 측벽 및 측벽 절연체 사이의 계면상에 측벽 스페이서층이 형성되고, 상기 저농도로 도핑된 확산층의 내부 엣지는 상기 측벽 절연체의 내부 및 상기 게이트전극의 외부에 위치하도록 상기 측벽 스페이서층 아래에 위치한다.
상기 신규한 저농도로 도핑된 확산층 구조는 저농도로 도핑된 확산층 및 게이트전극의 어떠한 중첩도 제공하지 않는다. 즉, 저농도로 도핑된 확산층은 게이트전극 및 측벽 스페이서층을 마스크로 이용하는 불순물의 이온주입에 의해 형성됨으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 외부 엣지 아래에 위치한다. 그 후에, 소오스 및 드레인 확산층을 형성하기 위하여 열처리가 수행된다. 이러한 열처리는 저농도로 도핑된 확산층의 안쪽으로의 추가적인 확산을 초래함으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연막의 내부이지만 게이트전극의 외부 엣지의 외부인 위치로 이동한다. 그 결과, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래에 위치하고, 이 때문에 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 형성되지 않는다. 0.25 ㎛ 스케일룰 (scale rule) 이 MOS 전계효과 트랜지스터의 설계에 적용된다고 해도, 저농도로 도핑된 확산층 및 게이트전극 사이의 어떠한 중첩도 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널길이의 정확한 제어를 더 용이하게 한다.
상기 신규한 저농도로 도핑된 확산층 구조는 핫전자에 대한 저항성에 있어서의 현저한 향상을 제공한다. 즉, 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 없음으로 인하여 핫전자에 대한 저항성에 있어서의 현저한 향상이 초래된다.
상기 저농도로 도핑된 확산층의 내부 엣지는 상기 게이트전극 및 상기 측벽 스페이서층 사이의 계면 아래에 위치하는 것이 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층 및 상기 측벽 절연체 사이의 계면 아래에 위치하는 것이 또한 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층의 두께 방향으로의 중간 위치 아래에 위치하는 것이 또한 바람직하다.
상기 측벽 스페이서층은 5 내지 10 ㎚ 범위의 두께를 갖는 것이 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 산화물로 이루어지는 것이 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 질화물로 이루어지는 것이 또한 바람직하다.
상기 게이트전극은 금속 실리사이드층이 형성되는 폴리실리콘층을 구비하는 것이 또한 바람직하다.
금속 실리사이드층이 소오스 및 드레인 확산층상에 더 제공되는 것이 또한 바람직하다.
금속 실리사이드층은, 소오스 및 드레인 확산층이 극히 얕더라도, 소오스 및 드레인 확산층의 저항을 감소시킨다. 이것은 MOS 전계효과 트랜지스터가고주파수 및 고속 성능을 나타내게 하고 그 집적도에 있어서의 증가를 위하여 크기 감소를 가능하게 한다.
상기 측벽 절연체는 실리콘 산화물 및 실리콘 질화물로 이루어지는 그룹 중에서 선택된 하나로 형성되는 것이 또한 바람직하다.
측벽 절연체 및 측벽 스페이서층이 실리콘 산화물로 이루어진다면, 이것은 측벽 실리콘 산화막 및 측벽 실리콘 산화물 스페이서층을 형성하기 위하여 에치백의 정확한 제어를 용이하게 한다. 즉, 상기 신규한 MOS 전계효과 트랜지스터는 다층이나 이층이지만 단일 재료의 측벽 구조를 갖는다. 다층이나 이층이지만 단일 재료의 측벽 절연체 구조는 이중층의 동일한 재료로 인하여 에치백의 정확한 제어를 용이하게 한다.
또한, 고 유전상수를 갖는 실리콘 질화물을 사용하지 않는 실리콘 산화물 측벽 절연체 및 실리콘 산화물 측벽 스페이서층은 게이트전극 및 소오스/드레인 확산층 사이의 기생 커패시턴스에 있어서의 어떠한 현저한 증가도 초래하지 않는다.
제 3 본 발명은 다음의 구성요소를 구비하는 MOS 전계효과 트랜지스터를 제공한다. 금속 실리사이드층을 구비하는 상부 영역을 갖는 소오스/드레인 확산층이 실리콘기판의 상부 영역에 선택적으로 제공된다. 저농도로 도핑된 확산층이 상기 소오스/드레인 확산층의 내부 엣지로부터 상기 실리콘기판의 채널영역을 향하여 연장한다. 게이트 절연막이 상기 실리콘기판의 상기 채널영역상에 제공된된다. 게이트전극이 상기 게이트 절연막 상에 제공된다.
측벽 절연막이 그 외부 엣지가 상기 소오스/드레인 확산층 및 상기 저농도로 도핑된 확산층간의 경계 상에 위치하도록 상기 게이트전극의 측벽상에 제공된다. 도 3 에 도시된 바와 같이, 측벽 스페이서층이 상기 게이트전극의 상기 측벽 및 상기 측벽 절연막 사이의 계면상에 더 제공되고, 상기 저농도로 도핑된 확산층의 내부 엣지가 각각 상기 측벽 절연막의 내부 및 상기 게이트전극의 외부에 위치하도록 상기 측벽 스페이서층 아래에 위치한다.
상기 신규한 저농도로 도핑된 확산층 구조는 저농도로 도핑된 확산층 및 게이트전극의 어떠한 중첩도 제공하지 않는다. 즉, 저농도로 도핑된 확산층은 게이트전극 및 측벽 스페이서층을 마스크로 이용하는 불순물의 이온주입에 의해 형성됨으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 외부 엣지 아래에 위치한다. 그 후에, 소오스 및 드레인 확산층을 형성하기 위하여 열처리가 수행된다. 이러한 열처리는 저농도로 도핑된 확산층의 안쪽으로의 추가적인 확산을 초래함으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연막의 내부이지만 게이트전극의 외부 엣지의 외부인 위치로 이동한다. 그 결과, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래에 위치하고, 이 때문에 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 형성되지 않는다. 0.25 ㎛ 스케일룰 (scale rule) 이 MOS 전계효과 트랜지스터의 설계에 적용된다고 해도, 저농도로 도핑된 확산층 및 게이트전극 사이의 어떠한 중첩도 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널길이의 정확한 제어를 더 용이하게 한다.
상기 신규한 저농도로 도핑된 확산층 구조는 핫전자에 대한 저항성에 있어서의 현저한 향상을 제공한다. 즉, 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 없음으로 인하여 핫전자에 대한 저항성에 있어서의 현저한 향상이 초래된다.
금속 실리사이드층은, 소오스 및 드레인 확산층이 극도로 얕더라도, 소오스 및 드레인 확산층의 저항을 감소시킨다. 이것은 MOS 전계효과 트랜지스터가 고주파수 및 고속 성능을 나타내도록하고 그 집적도에 있어서의 증가를 위하여 크기 감소를 가능하게 한다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기 게이트전극 및 상기 측벽 스페이서층 사이의 계면 아래에 위치하는 것이 바람직하다.
상기 약하게 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층 및 상기 측벽 절연막 사이의 계면 아래에 위치하는 것이 또한 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층의 두께 방향으로의 중간 위치 아래에 위치하는 것이 또한 바람직하다.
상기 측벽 스페이서층은 5 내지 10 ㎚ 의 범위의 두께를 갖는 것이 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 산화물로 이루어지는 것이 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 질화물로 이루어지는 것이 또한 바람직하다.
상기 게이트전극은 금속 실리사이드층이 형성되는 폴리실리콘층을 구비하는 것이 또한 바람직하다.
상기 측벽 절연막은 실리콘 산화물 및 실리콘 질화물로 이루어지는 그룹 중에서 선택된 하나로 이루어지는 것이 또한 바람직하다.
상기 측벽 스페이서층 및 상기 측벽 절연막의 적층이 상기 저농도로 도핑된 확산층 상에 형성된 게이트 절연막의 부분 상에 연장하는 것이 또한 바람직하다.
측벽 절연체 및 측벽 스페이서층이 실리콘 산화물로 이루어진다면, 이것은 측벽 실리콘 산화막 및 측벽 실리콘 산화물 스페이서층을 형성하기 위하여 에치백의 정확한 제어를 용이하게 한다. 즉, 상기 신규한 MOS 전계효과 트랜지스터는 다층이나 이층이지만 단일 재료의 측벽 구조를 갖는다. 다층이나 이층이지만 단일 재료의 측벽 절연체 구조는 이중층의 동일한 재료로 인하여 에치백의 정확한 제어를 용이하게 한다.
또한, 고 유전상수를 갖는 실리콘 질화물을 사용하지 않는 실리콘 산화물 측벽 절연체 및 실리콘 산화물 측벽 스페이서층은 게이트전극 및 소오스/드레인 확산층 사이의 기생 커패시턴스에 있어서의 어떠한 현저한 증가도 초래하지 않는다.
제 4 본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 절연막 아래에 저농도로 도핑된 확산층 구조를 형성하는 방법을 제공한다. 이 방법은 다음의 단계를 구비한다. 적어도 상기 게이트전극의 측벽상에 연장하는 측벽 스페이서층이 제공된다. 상기 저농도로 도핑된 확산층의 내부 엣지가 상기 측벽 스페이서층의 외부 엣지 아래에 위치하도록, 상기 게이트전극 및 상기 측벽 스페이서층을 마스크로 이용하여 제 1 이온주입을 하여 반도체기판 내에 저농도로 도핑된 확산층을 선택적으로 형성한다. 상기 측벽 스페이서층상에 측벽 절연막을 선택적으로 형성한다. 상기 게이트전극, 상기 측벽 스페이서층 및 상기 측벽 절연막을 마스크로 이용하여 제 2 이온주입을 수행하여 상기 반도체기판 내에 소오스/드레인 확산층을 선택적으로 형성한다. 상기 제 2 이온주입에 의해 주입된 이온의 활성화를 초래하기 위하여 상기 반도체기판을 열처리함으로써 상기 제 1 이온주입에 의해 주입된 이온이 열적으로 확산되도록 하여, 도 3 에 도시된 바와 같이 상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 절연체의 내부 및 상기 게이트전극의 외부에 위치하도록 상기 측벽 스페이서층 아래의 위치까지 안쪽으로 확산되도록 한다.
상기 신규한 저농도로 도핑된 확산층 구조는 저농도로 도핑된 확산층 및 게이트전극의 어떠한 중첩도 제공하지 않는다. 즉, 저농도로 도핑된 확산층은 게이트전극 및 측벽 스페이서층을 마스크로 이용하는 불순물의 이온주입에 의해 형성됨으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층의 외부 엣지 아래에 위치한다. 그 후에, 소오스 및 드레인 확산층을 형성하기 위하여 열처리가 수행된다. 이러한 열처리는 저농도로 도핑된 확산층의 안쪽으로의 추가적인 확산을 초래함으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연막의 내부이지만 게이트전극의 외부 엣지의 외부인 위치로 이동한다. 그 결과, 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래에 위치하고, 이 때문에 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 형성되지 않는다. 0.25 ㎛ 스케일룰 (scale rule) 이 MOS 전계효과 트랜지스터의 설계에 적용된다고 해도, 저농도로 도핑된 확산층 및 게이트전극 사이의 어떠한 중첩도 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널길이의 정확한 제어를 더 용이하게 한다.
상기 신규한 저농도로 도핑된 확산층 구조는 핫전자에 대한 저항성에 있어서의 현저한 향상을 제공한다. 즉, 저농도로 도핑된 확산층 및 게이트전극 사이에 중첩이 없음으로 인하여 핫전자에 대한 저항성에 있어서의 현저한 향상이 초래된다.
상기 저농도로 도핑된 확산층의 내부 엣지가 상기 게이트전극 및 상기 측벽 스페이서층 사이의 계면 아래에 위치하는 것이 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층 및 상기 측벽 절연체 사이의 계면 아래에 위치하는 것이 또한 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서층의 두께 방향으로의 중간 위치 아래에 위치하는 것이 또한 바람직하다.
상기 측벽 스페이서층은 5 내지 10 ㎚ 범위의 두께를 갖는 것이 또한 바람직하다.
상기 게이트전극이 폴리실리콘이라면, 상기 측벽 스페이서층이 상기 게이트전극의 측벽뿐만 아니라 상기 게이트전극의 상면 상에도 형성된 후에 상기 게이트전극의 상면 상의 상기 측벽 스페이서가 제거되도록 상기 게이트전극을 열산화시킴으로써 상기 측벽 스페이서층이 형성되는 것이 또한 바람직하다.
상기 측벽 스페이서층은 폴리실리콘 게이트전극의 열산화에 의해 형성된다. 이러한 열산화 공정은 잔유하는 폴리실리콘을 전기적으로 절연되는 실리콘 산화물로 바꾼다. 인접한 두개의 폴리실리콘 게이트전극간의 절연 저항의 저하는 없다. 폴리실리콘 게이트전극은 게이트 절연막 상에 및 필드산화막 상에 연장하는 폴리실리콘층에 대한 건식 식각에 의해 정의된다. 게이트 절연막 및 필드산화막간의 경계에는 레벨이 다른 단차가 있다. 건식 식각 공정에서, 폴리실리콘층은 게이트 절연막 및 필드산화막간의 단차상에 남게되기 쉽다. 그러나, 폴리실리콘 게이트 절연막 및 필드산화막 사이의 단차상에 잔유하는 폴리실리콘막은 열산화 공정에 의해 실리콘 산화막으로 변한다. 실리콘 산화막은 인접한 두 폴리실리콘 게이트전극간의 누설전류를 방지한다. MOS 전계효과 트랜지스터의 크기가 감소되고 MOS 전계효과 트랜지스터의 집적도가 증가되어도 인접한 두개의 폴리실리콘 게이트전극 사이의 어떠한 누설 전류도 발생하지 않는다.
상기 측벽 스페이서층은 화학기상증착에 의해 형성되어 상기 게이트전극의 상기 측벽뿐만 아니라 상기 게이트전극의 상면 및 상기 반도체기판상의 상기 게이트 절연막 상에도 실리콘 산화물 측벽 스페이서층을 증착하고, 그 다음에 상기 게이트전극의 상기 상면 및 상기 반도체기판상의 상기 게이트 절연막 상의 상기 측벽 스페이서층이 제거되는 것이 또한 바람직하다.
측벽 절연체 및 측벽 스페이서층이 실리콘 산화물로 이루어진다면, 이것은 측벽 실리콘 산화막 및 측벽 실리콘 산화물 스페이서층을 형성하기 위하여 에치백의 정확한 제어를 용이하게 한다. 즉, 상기 신규한 MOS 전계효과 트랜지스터는 다층이나 이층이지만 단일 재료의 측벽 구조를 갖는다. 다층이나 이층이지만 단일 재료의 측벽 절연체 구조는 이중층의 동일한 재료로 인하여 에치백의 정확한 제어를 용이하게 한다.
또한, 고 유전상수를 갖는 실리콘 질화물을 사용하지 않는 실리콘 산화물 측벽 절연체 및 실리콘 산화물 측벽 스페이서층은 게이트전극 및 소오스/드레인 확산층 사이의 기생 커패시턴스에 있어서의 어떠한 현저한 증가도 초래하지 않는다.
상기 측벽 스페이서층은 화학기상증착에 의해 형성되어 상기 게이트전극의 상기 측벽뿐만 아니라 상기 게이트전극의 상면 및 상기 반도체기판상의 상기 게이트 절연막 상에도 또한 실리콘 질화물 측벽 스페이서층을 증착하고 난 후에, 상기 게이트전극의 상기 상면 및 상기 반도체기판상의 상기 게이트 절연막 상의 상기 측벽 스페이서층을 제거하는 것이 또한 바람직하다.
상기 열처리 후에, 상기 게이트전극이 폴리실리콘으로 이루어진다면, 상기 소오스/드레인 확산층 및 상기 게이트전극 상에 금속 실리사이드층을 선택적으로 형성하는 단계를 더 구비하는 것이 또한 바람직하다. 금속 실리사이드층은 소오스 및 드레인 확산층이 극히 얕더라도 소오스 및 드레인 확산층의 저항을 감소시킨다. 이것은 MOS 전계효과 트랜지스터가 고주파수 및 고속 성능을 나타내도록하고 그 집적도의 증가를 위하여 크기의 감소를 가능하게 한다.
상기 측벽 절연막이 화학기상증착에 의해 형성되고 이어서 상기 측벽 절연막이 반응성이온식각 되게 하여 상기 게이트전극의 상기 측벽상의 상기 측벽 스페이서층 상에만 상기 측벽 절연막이 남도록 하는 것이 또한 바람직하다.
제 5 본발명은 MOS 전계효과 트랜지스터의 폴리실리콘 게이트전극의 측벽상의 측벽 절연체 아래에 저농도로 도핑된 확산층을 형성하는 방법을 제공한다. 상기 방법은 아래의 단계들을 구비한다. 폴리실리콘 게이트전극을 열산화시켜서 폴리실리콘 게이트전극의 상면 및 측벽 상에 연장하는 열산화막을 형성한다.
상기 저농도로 도핑된 확산층의 내부 엣지가 열산화막의 외부 엣지 아래에 위치하도록, 상기 게이트전극 및 상기 열산화막을 마스크로 이용하여 제 1 이온주입을 수행하여 반도체기판 내에 저농도로 도핑된 확산층을 선택적으로 형성한다. 화학기상증착법을 수행하여 상기 열산화막 및 상기 반도체기판상의 게이트 절연막 상에 절연막을 전체적으로 증착한다. 상기 절연막 및 열산화막을 반응성이온식각 하여 상기 게이트전극의 상기 측벽 상에만 상기 절연막 및 상기 열산화막을 남김으로써, 상기 게이트전극의 상기 측벽상에 측벽 스페이서층 및 상기 측벽 스페이서층상에 측벽 절연막을 형성한다. 상기 게이트전극, 측벽 스페이서층 및 측벽 절연막을 마스크로 이용하여 제 2 이온주입을 수행하여 상기 반도체기판 내에 소오스/드레인 확산층을 선택적으로 형성한다. 도 3 에 도해된 바와 같이, 상기 반도체기판을 열처리하여 상기 제 2 이온주입에 의해 주입된 이온의 활성화를 초래함으로써 상기 제 1 이온주입에 의해 주입된 이온이 열적으로 확산되고, 그럼으로써 상기 저농도로 도핑된 확산층의 내부 엣지가 상기 측벽 절연체의 내부 및 상기 게이트전극의 외부에 위치하도록 상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서층 아래의 위치로 안쪽으로 확산되게 한다.
상기 신규한 저농도로 도핑된 확산층의 구조는 저농도로 도핑된 확산층과 게이트전극의 중첩을 제공하지 않는다. 즉, 저농도로 도핑된 확산층은, 게이트전극 및 측벽 스페이서층을 마스크로 사용하여 불순물을 이온주입에 의해 형성됨으로써, 저농도로 도핑된 확산층의 내부 엣지가 게이트전극 및 상기 측벽 스페이서층 아래에 위치한다. 그후, 소오스 및 드레인 확산층을 형성하기 위히여 열처리를 한다. 이 열처리는 저농도로 도핑된 확산층이 내부로 더 확산되로록 함으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연층의 내부 하지만 게이트전극의 외부 엣지의 외부로 이동한다. 결과적으로, 저농도로 도핑된 확산층의 내부 엣지는 측벽 스페이서층의 하부에 위치하며, 저농도로 도핑된 확산층과 게이트전극사이에 중첩이 형성되지 않는 이유가 여기에 있다. MOS 전계효과 트랜지스터를 디자인 하는데 0.25 마이크로미터 크기규정이 적용된다 하더라도, 저농도로 도핑된 확산층과 게이트전극 사이에는 중첩이 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널길이를 정확하게 제어하는 것을 더 용이하게 해준다.
상기의 신규한 저농도로 도핑된 확산층 구조는, 핫전자에 대한 저항성에 있어서 상당한 개선을 제공한다. 즉, 저농도로 도핑된 확산층과 게이트전극 사이에 중첩이 없다는 것은 핫전자에 대한 저항성에 있어서 상당한 개선으로 귀결된다.
상기의 측벽 스페이서층은 폴리실리콘 게이트전극의 열산화에 의해 형성된다. 이 열산화 공정은 잔유하는 폴리실리콘을 열적으로 절연성인 실리콘 산화물로 만든다. 인접한 두 개의 폴리실리콘 게이트전극사이에 절연저향의 드롭이없다. 폴리실리콘 게이트전극은, 게이트 절연막과 필드 산화막 상에 연장된 폴리실리콘층을 건식식각 함으로써, 한정된다. 게이트 절연막과 필드 산화막사이 경계에서 레벨이 다른 단계들이 있다. 건식식각 공정에서, 폴리실리콘 층은, 게이트 절연막과 필드 산화막 사이의 단계에 존재하는 경향이 있다. 그러나, 폴리실리콘 게이트 절연막과 필드 산화막 사이의 단차상의 잔유하는 폴리실리콘막은 열산화 공정에 의해 실리콘 산화물이 된다. 실리콘 산화막은 인접하는 두 폴리실리콘 게이트전극사이의 누전을 방지한다. MOS 전계효과 트랜지스터의 크기가 작아지고 MOS 전계효과 트랜지스터의 집적도의 밀도가 증가해도, 인접한 두 폴리실리콘 게이트전극 사이에서의 누전은 나타나지 않는다.
저농도로 도핑된 확산층의 내부 엣지가 게이트전극과 측벽 스페이서층 사이의 계면 아래에 위치하는 것이 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서층 및 상기 측벽 절연체 사이의 계면 아래에 위치하는 것 또한 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서층의 두께 방향으로의 중간 위치 아래에 위치하는 것 또한 바람직하다.
상기 측벽 스페이서층은 5 내지 10 ㎚ 범위의 두께를 갖는 것 또한 바람직하다.
상기 열처리 후에, 상기 게이트전극이 폴리실리콘으로 이루어진다면, 상기 소오스/드레인 확산층 및 상기 게이트전극 상에 금속 실리사이드층을 선택적으로 형성하는 단계를 더 구비하는 것 또한 바람직하다. 금속 실리사이드층은, 소오스 및 드레인 확산층이 극히 얕아도 소오스 및 드레인 확산층의 저항을 감소시킨다. 이것은, MOS 전계효과 트랜지스터가 고주파수 및 고속 성능은 나타내고, 집적도를 증가시키기 위해 크기를 줄이는 것을 가능하게 한다.
측벽 절연체와 측벽 스페이서층이 실리콘 산화물로 만들어진다면, 이것은 측벽 실리콘 산화물막과 측벽 산화물 스페이서층을 형성하기 위한 에치백의 정확한 제어를 용이하게 한다. 즉, 상기 신규한 MOS 전계효과 트랜지스터는 다층이나 복층의 그러나 한가지 물질의 측벽 구조를 갖는다. 다층이나 복층의 그러나 한가지 물질의 측벽 절연체 구조는 에치백의 정확한 제어를 용이하게 하는데, 이것은 복층이 같은 물질이라는 것에 기인한다.
또한, 높은 유전상수를 갖는 실리콘 질화물을 사용하지 않은 실리콘 산화물 측벽 절연체와 실리콘 산화물 측벽 스페이서층은, 게이트전극과 소오스/드레인 확산층 사이의 기생 커패시턴스의 현저한 증가를 초래하지 않는다.
제 6 본 발명은 MOS 전계효과 트랜지스터의 게이트전극의 측벽상의 측벽 절연체 아래에 저농도로 도핑된 확산층 구조를 형성하는 방법을 제공한다. 그 방법은 다음의 단계를 포함한다. 제 1 화학기상증착을 수행되하여, 반도체기판상의 게이트 절연막뿐만 아니라 게이트전극의 상면 및 측벽 상에 연장하는 CVD 절연층을 증착한다. 저농도로 도핑된 확산층의 내부 엣지가 게이트전극의 측벽상의 CVD 절연층의 외부 엣지 아래에 위치하도록, 게이트전극 및 게이트전극의 측벽상의 절연층의 부분을 마스크로 이용하여 제 1 이온주입을 수행하여 반도체기판 내에 저농도로 도핑된 확산층을 선택적으로 형성한다.제 2 화학기상증착을 수행하여 CVD 절연층 상에 절연막을 전체적으로 증착한다. 절연막 및 CVD 절연층을 반응성이온식각 하여 게이트전극의 측벽 상에만 절연막 및 CVD 절연층을 남기게 함으로써, 게이트전극의 측벽상의 측벽 스페이서층 및 측벽 스페이서층상의 측벽 절연막을 형성한다. 게이트전극, 측벽 스페이서층 및 측벽 절연막을 마스크로 이용하여 제 2 이온주입을 수행하여 반도체기판 내에 소오스/드레인 확산층을 선택적으로 형성한다. 도 3 에 도해된 바와 같이, 반도체기판을 열처리하여 제 2 이온주입에 의해 주입된 이온의 활성화를 초래하고, 그럼으로써 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연체의 내부 및 게이트전극의 외부에 위치하도록 저농도로 도핑된 확산층의 내부 엣지가 측벽 스페이서층 아래의 위치까지 안쪽으로 확산하도록 하는 단계를 구비하는 저농도로 도핑된 확산층 구조를 형성한다.
상기 신규한 저농도로 도핑된 확산층의 구조는 저농도로 도핑된 확산층과 게이트전극의 중첩을 제공하지 않는다. 즉, 저농도로 도핑된 확산층은, 게이트전극 및 측벽 스페이서층을 마스크로 사용하여 불순물을 이온주입에 의해 형성됨으로써, 저농도로 도핑된 확산층의 내부 엣지가 게이트전극 및 상기 측벽 스페이서층 아래에 위치한다. 그후, 소오스 및 드레인 확산층을 형성하기 위히여 열처리를 한다. 이 열처리는 저농도로 도핑된 확산층이 내부로 더 확산되로록 함으로써, 저농도로 도핑된 확산층의 내부 엣지가 측벽 절연층의 내부 하지만 게이트전극의 외부 엣지의 외부로 이동한다. 결과적으로, 저농도로 도핑된 확산층의 내부 엣지는 측벽 스페이서층의 하부에 위치하며, 저농도로 도핑된 확산층과 게이트전극사이에 중첩이 형성되지 않는 이유가 여기에 있다. MOS 전계효과 트랜지스터를 디자인 하는데 0.25 마이크로미터 크기규정이 적용된다 하더라도, 저농도로 도핑된 확산층과 게이트전극 사이에는 중첩이 형성되지 않는다. 이것은 MOS 전계효과 트랜지스터의 채널길이를 정확하게 제어하는 것을 더 용이하게 해준다.
상기의 신규한 저농도로 도핑된 확산층 구조는, 핫전자에 대한 저항성에 있어서 상당한 개선을 제공한다. 즉, 저농도로 도핑된 확산층과 게이트전극 사이에 중첩이 없다는 것은 핫전자에 대한 저항성에 있어서 상당한 개선으로 귀결된다.
상기의 측벽 스페이서층은 폴리실리콘 게이트전극의 열산화에 의해 형성된다. 이 열산화 공정은 잔유하는 폴리실리콘을 열적으로 절연성인 실리콘 산화물로 만든다. 인접한 두 개의 폴리실리콘 게이트전극사이에 절연저향의 드롭이 없다. 폴리실리콘 게이트전극은, 게이트 절연막과 필드 산화막 상에 연장된 폴리실리콘층을 건식식각 함으로써, 한정된다. 게이트 절연막과 필드 산화막사이 경계에서 레벨이 다른 단계들이 있다. 건식식각 공정에서, 폴리실리콘 층은, 게이트 절연막과 필드 산화막 사이의 단계에 존재하는 경향이 있다. 그러나, 폴리실리콘 게이트 절연막과 필드 산화막 사이의 단차상의 잔유 폴리실리콘막은 열산화 공정에 의해 실리콘 산화물이 된다. 실리콘 산화막은 인접하는 두 폴리실리콘 게이트전극사이의 누전을 방지한다. MOS 전계효과 트랜지스터의 크기가 작아지고 MOS 전계효과 트랜지스터의 집적도의 밀도가 증가해도, 인접한 두 폴리실리콘 게이트전극 사이에서의 누전은 나타나지 않는다.
저농도로 도핑된 확산층의 내부 엣지가 게이트전극과 측벽 스페이서층 사이의 계면 아래에 위치하는 것이 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서층 및 상기 측벽 절연체 사이의 계면 아래에 위치하는 것 또한 바람직하다.
상기 저농도로 도핑된 확산층의 상기 내부 엣지가 상기 측벽 스페이서층의 두께 방향으로의 중간 위치 아래에 위치하는 것 또한 바람직하다.
상기 측벽 스페이서층은 5 내지 10 ㎚ 범위의 두께를 갖는 것 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 산화물로 이루어지는 것 또한 바람직하다.
상기 측벽 스페이서층은 실리콘 질화물로 이루어지는 것 또한 바람직하다.
측벽 절연체와 측벽 스페이서층이 실리콘 산화물로 만들어진다면, 이것은 측벽 실리콘 산화물막과 측벽 산화물 스페이서층을 형성하기 위한 에치백의 정확한 제어를 용이하게 한다. 즉, 상기 신규한 MOS 전계효과 트랜지스터는 다층이나 복층의 그러나 한가지 물질의 측벽 구조를 갖는다. 다층이나 복층의 그러나 한가지 물질의 측벽 절연체 구조는 에치백의 정확한 제어를 용이하게 하는데, 이것은 복층이 같은 물질이라는 것에 기인한다.
또한, 높은 유전상수를 갖는 실리콘 질화물을 사용하지 않은 실리콘 산화물 측벽 절연체와 실리콘 산화물 측벽 스페이서층은, 게이트전극과 소오스/드레인 확산층 사이의 기생 커패시턴스에 있어서의 현저한 증가를 초래하지 않는다.
상기 열처리 후에, 상기 게이트전극이 폴리실리콘으로 이루어진다면, 상기 소오스/드레인 확산층 및 상기 게이트전극 상에 금속 실리사이드층을 선택적으로형성하는 단계를 더 구비하는 것이 또한 바람직하다. 금속 실리사이드층은 소오스 및 드레인 확산층이 극히 얕더라도 소오스 및 드레인 확산층의 저항을 감소시킨다. 이것은 MOS 전계효과 트랜지스터가 고주파수 및 고속 성능을 나타내게 하고 그 집적도의 증가를 위한 크기 감소를 가능하게 한다.
제 1 실시예
본 발명에 따른 제 1 실시예를 도 4 를 참조하여 설명하는데, 여기에서 도 4 는 개선된 저농도로 도핑된 확산층 구조를 갖는 새로운 MOS 전계효과 트랜지스터를 나타내는 부분단면도이다.
다음에 새로운 MOS 전계효과 트랜지스터의 구조에 대해 설명한다. 필드산화막 (2) 이 p 형 실리콘기판 (1) 의 상면에 선택적으로 형성되어 실리콘기판 (1) 의 활성영역을 정의한다. 게이트 산화막 (3) 이 실리콘기판 (1) 의 활성영역상에 형성된다. 폴리실리콘 게이트전극 (4) 이 게이트 산화막 (3) 상에 선택적으로 형성된다. 열산화막의 측벽 스페이서층 (9-1) 이 폴리실리콘 게이트전극 (4) 의 측벽상에 그리고 게이트 산화막 (3) 에 걸쳐 선택적으로 형성된다. 게다가, CVD 실리콘 산화물 측벽 절연막 (10) 이 또한 열산화물 측벽 스페이서층 (9-1) 상에 그리고 게이트 산화막 (3) 에 걸쳐 선택적으로 형성되어 열산화물 측벽 스페이서층 (9-1) 및 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층을 형성한다. 소오스 및 드레인 확산층 (12) 이 실리콘기판 (1) 의 상부영역에 선택적으로 형성된다. 티타늄 실리사이드층 (13) 이 소오스 및 드레인 확산층 (12) 의 상부영역상에 그리고 추가로 폴리실리콘 게이트전극 (4) 의 상부영역상에 형성된다. 저농도로 도핑된 확산층 (7) 이 추가로 형성되어 소오스 및 드레인 확산층 (12) 의 내부에지로부터 실리콘기판 (1) 의 상부영역을 통해 연장하여 이 저농도로 도핑된 확산층 (7) 은 열산화물 측벽 스페이서층 (9-1) 및 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층 아래에 위치된다. 저농도로 도핑된 확산층 (7) 의 내부에지는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 폴리실리콘 게이트전극의 외부에 위치된다. 즉, 저농도로 도핑된 확산층 (7) 의 내부에지는 저농도로 도핑된 확산층 (7) 의 내부에지 아래에 위치된다. 열산화물 측벽 스페이서층 (9-1) 은 5-10 나노미터 범위의 두께를 가져도 좋다.
이어서, 도 5a 내지 5f 를 참조하여 개선된 MOS 전계효과 트랜지스터의 새로운 제조방법을 설명하며, 도 5a 내지 5f 는 새로운 MOS 전계효과 트랜지스터의 새로운 제조방법의 일련의 단계를 나타내는 부분 단면도이다.
도 5a 를 참조하면, p 형 실리콘기판 (1) 이 사용된다. 필드산화막 (2) 이 p 형 실리콘기판 (1) 의 표면상에 선택적으로 형성되어 활성영역이 형성되고 이 활성영역상에 MOS 전계효과 트랜지스터가 형성된다. 약 6 나노미터의 두께를 갖는 게이트 산화막 (3) 이 p 형 실리콘기판 (1) 의 활성영역상에 형성된다. 약 300 나노미터의 두께를 갖는 인 도핑된 폴리실리콘층이 전체적으로 형성되어 필드산화막 (2) 및 게이트 산화막 (3) 에 걸쳐 연장한다. 그 다음에, 폴리실리콘층이 건식에칭되어 폴리실리콘층을 선택적으로 제거함으로써, 폴리실리콘 게이트전극 (4) 이 게이트 산화막 (3) 상에 형성된다.
도 5b 를 참조하면, 폴리실리콘 게이트전극 (4) 이 열산화 처리되어 열산화막 (5-1) 이 형성되어 폴리실리콘 게이트전극 (4) 의 상면에 걸쳐 연장하고 폴리실리콘 게이트전극 (4) 의 측벽상에서 연장한다. 열산화막 (5-1) 은 약 5 나노미터의 두께를 갖는다. 열산화처리는 산소기체 중에서 850 ℃ 의 온도로 수행된다. 이러한 열산화처리에서, 특별히 건식에칭처리 후 게이트산화막 (2) 과 필드산화막 (2) 사이의 단차상의 잔유 폴리실리콘은 실리콘 산화물로 만들어진다.
도 5c 를 참조하면, 필드산화막 (2) 과 폴리실리콘 게이트전극 (4) 뿐만 아니라 열산화막 (5-1) 은, n 형 불순물 (6) 을 p 형 실리콘기판 (1) 의 표면영역 내부에 이온주입하고 p 형 실리콘기판 (1) 에 대한 열처리에 의해 이온주입된 n 형 불순물을 열확산시키는 마스크로서 사용되고, 그럼으로써, 얕은 저농도로 도핑된 확산층 (7) 이 필드산화막 (2) 과 게이트전극 (4) 의 아래 뿐만 아니라 열산화막 (5-1) 의 아래를 제외한 p 형 실리콘기판 (1) 의 상부영역에 형성된다. 그 결과, 저농도로 도핑된 확산층 (7) 의 내부에지가 열산화막 (5-1) 의 외부에지 아래에 위치된다. 저농도로 도핑된 확산층 (7) 과 폴리실리콘 게이트전극 (4) 사이에는 중첩이 없다.
도 5d 를 참조하면, 화학기상증착이 수행되어 약 100 나노미터의 두께를 갖는 CVD 실리콘 산화막 (8) 을 전체적으로 증착하여 실리콘 산화막 (8) 이 열산화막 (5-1) 의 측벽과 상면 뿐만 아니라 저농도로 도핑된 확산층 (7) 에 걸쳐 필드산화막 (2) 과 게이트산화막 (3) 을 피복한다. 이 화학기상증착은 유기 실란 원료기체로서 테트라 에틸 오르소 실리케이트 기체 (TEOS 기체) 를 사용하여 수행된다. 유기 실란 기체를 사용하여 화학기상증착을 수행하면, 화학기상증착에 의해 증착되는 CVD 실리콘 산화막 (8) 의 품질이 기저층 (base layer) 에 크게 의존하게 된다. 이 경우에, 그러나, 기저층은 열실리콘 산화막 (5-1) 으로 이루어져 있고, 이 때문에 CVD 실리콘 산화막 (8) 의 고품질이 보장된다.
도 5e 를 참조하면, 반응성 이온에칭이 CVD 실리콘 산화막 (8) 과 열산화막 (5-1) 에 수행되어 CVD 실리콘 산화막 (8) 과 열산화막 (5-1) 이 에치백됨으로써 CVD 실리콘 산화막 (8) 과 열산화막 (5-1) 의 적층은 폴리실리콘 게이트전극 (4) 의 측벽상에만 남게 된다. 그 결과, CVD 실리콘 산화막 (8) 과 열산화막 (5-1) 의 적층은 폴리실리콘 게이트전극 (4) 의 측벽상에 형성되는 CVD 실리콘 산화물 측벽 절연막 (10) 과 열산화물 측벽 스페이서층 (9-1) 의 적층으로 만들어진다. 실리콘기판 (1) 내부로의 n 형 불순물 (11) 의 이온주입은 다음의 열처리용 마스크로서 CVD 실리콘 산화물 측벽 절연막 (10) 과 열산화물 측벽 스페이서층 (9-1) 을 사용하여 수행됨으로써 소오스/드레인 확산층 (12) 을 형성한다. 그 결과, 소오스/드레인 확산층 (12) 은 CVD 실리콘 산화물 측벽 절연막 (10) 의 외부에지 아래에 위치되는 내부에지를 갖는다. 즉, 소오스/드레인 확산층 (12) 과 저농도로 도핑된 확산층 (7) 사이의 경계가 CVD 실리콘 산화물 측벽 절연막 (10) 의 외부에지 아래에 위치된다. 상술된 열처리에 의해 저농도로 도핑된 확산층 (7) 이 내부로 더 확산되어 저농도로 도핑된 확산층의 내부에지가 열산화물 측벽 스페이서층 (9-1) 아래의 위치까지 확산된다. 그 결과, 저농도로 도핑된 확산층 (7) 의 내부에지가 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 게이트전극 (4) 의 외부에 위치된다.
도 5f 를 참조하면, 약 30 나노미터의 두께를 갖는 티타늄막이 전체적으로 증착되어 CVD 실리콘 산화물 측벽 절연막 (10) 과 열산화물 측벽 스페이서층 (9-1) 및 폴리실리콘 게이트전극 (4) 의 상면에 걸쳐서 뿐만 아니라 필드산화막 (2) 상에 그리고 소오스/드레인 확산층 (12) 에 걸쳐 연장한다. 질소 기체와 같은 비활성기체 중에서 실리콘기판 (1) 에 대해 열처리하여 실리콘과 티타늄 원자 사이의 선택적인 실리사이드화 반응을 일으킴으로써 티타늄 실리사이드층 (13) 이 폴리실리콘 게이트전극 (4) 의 상면상에 그리고 소오스/드레인 확산층 (12) 상에 선택적으로 형성되고, 필드산화막 (2) 에 걸쳐서 그리고 CVD 실리콘 측벽 절연막 (10) 및 열산화물 측벽 스페이서층 (9-1) 상에는 실리사이드화 반응이 일어나지 않는다. 비반응 타타늄막이 제거된다.
소오스/드레인 확산층 (12) 은 내화 금속 실리사이드층 (13) 및 저농도로 도핑된 확산층 (7) 을 갖는다. 폴리실리콘 게이트전극 (4) 도 또한 내화 금속 실리사이드층 (13) 을 갖는다.
상술된 새로운 저농도로 도핑된 확산층 구조에서는 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 이 중첩되지 않는다. 즉, 저농도로 도핑된 확산층 (7) 이 게이트 전극 (4) 과 열산화물 측벽 스페이서층 (9-1) 을 마스크로서 사용하여 불순물 이온주입에 의해 형성되고 그럼으로써 저농도로 도핑된 확산층 (7) 의 내부에지가 열산화물 측벽 스페이서층 (9-1) 의 외부에지 아래에 위치된다. 그 후, 소오스 및 드레인 확산층 (12) 을 형성하기 위해, 열처리된다. 이러한 열처리에 의해 저농도로 도핑된 확산층 (7) 이 내부로 더욱 확산됨으로써, 저농도로 도핑된확산층 (7) 의 내부에지가 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부로 그러나게이트전극 (4) 의 외부에지의 외부로 이동된다. 그 결과, 저농도로 도핑된 확산층 (7) 의 내부에지가 열산화물 측벽 스페이서층 (9-1) 아래에 위치되고, 이 때문에 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 중첩이 형성되지 않는다. 비록 0.25 마이크로미터 스케일 룰 (scale rule) 이 MOS 전계효과 트랜지스터의 디자인에 적용되어도, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 중첩은 없다. 이로써, MOS 전계효과 트랜지스터의 채널길이를 정확하게 제어하는 것이 용이하게 된다.
상술된 새로운 저농도로 도핑된 확산층 구조는 고온전자 (hot electron) 의 저항에 현저한 개선을 제공한다. 즉, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 중첩이 없기 때문에 고온전자의 저항이 현저하게 개선된다. MOS 전계효과 트랜지스터의 상호 컨덕턴스의 10 % 감소로 정의되는 수명 (life time) 의 견지에서, 상술된 새로운 MOS 전계효과 트랜지스터는 종래의 MOS 전계효과 트랜지스터 보다도 한 차수 (one-order) 더 긴 수명을 갖는다.
CVD 실리콘 산화물 측벽 절연막 (10) 과 열산화물 측벽 스페이서층 (9-1) 은 실리콘 산화물로 만들어지기 때문에, 에치백을 정확하게 제어하여 CVD 실리콘 산화물 측벽 절연막 (10) 과 열산화물 측벽 스페이서층 (9-1) 을 용이하게 형성할 수 있다. 즉, 상술된 새로운 MOS 전계효과 트랜지스터는 다층 또는 이층이지만 단일 재료의 측벽 구조를 갖는다. 다층 또는 이층이지만 단일 재료의 측벽 구조이기 때문에, 이중층의 동일 재료에 의해 에치백을 정밀한 제어를 용이하게 할 수 있다.
게다가, 높은 유전상수를 갖는 실리콘 질화물을 사용하지 않는 실리콘 측벽 절연체 및 실리콘 산화물 측벽 스페이서층에서는 게이트전극 (4) 과 소오스/드레인 확산층 (12) 사이의 기생 커패시턴스를 현저하게 증가시키지 않는다.
상술된 열산화물 측벽 스페이서층 (9-1) 은 폴리실리콘 게이트전극 (4) 의 열산화에 의해 형성된다. 이러한 열산화 공정에 의해 잔류 폴리실리콘이 전기적으로 절연인 실리콘 산화물로 만들어진다. 인접하는 2 개의 폴리실리콘 게이트전극 (4) 사이의 절연저항의 하락 (drop) 은 없다. 폴리실리콘 게이트전극 (4) 은 게이트 절연막 (3) 상에서 그리고 또한 필드 산화막 (2) 상에서 연장하는 폴리실리콘층에 대한 건식에칭에 의해 정의된다. 게이트 절연막 (3) 과 필드 산화막 (2) 사이의 경계에 레벨의 차이를 갖는 단차들이 존재한다. 건식에칭 공정에서, 폴리실리콘층은 게이트절연막 (3) 과 필드산화막 (2) 사이의 단차상에 존재하기 쉽다. 폴리실리콘 게이트절연막 (3) 과 필드산화막 (2) 사이의 단차상의 잔류 폴리실리콘막은 그러나, 열산화 공정에 의해 실리콘 산화막으로 만들어진다. 이 실리콘 산화막이 인접하는 2 개의 폴리실리콘 게이트전극 사이의 전류누설을 방지한다. MOS 전계효과 트랜지스터가 축소되고 MOS 전계효과 트랜지스터의 집적밀도가 증가되어도 인접하는 2 개의 폴리실리콘 게이트전극 (4) 의 전류누설이 없다.
제 2 실시예
본 발명에 따른 제 2 실시예를 도 6 을 참조하여 설명하며, 도 6 은 개선된 저농도로 도핑된 확산층 구조를 갖는 새로운 MOS 전계효과 트랜지스터를 나타내는 부분단면도이다.
다음에 새로운 MOS 전계효과 트랜지스터의 구조에 대해 설명한다. 필드산화막 (2) 이 p 형 실리콘기판 (1) 의 상면에 선택적으로 형성되어 실리콘기판 (1) 의 활성영역을 정의한다. 게이트산화막 (3) 이 실리콘기판 (1) 의 활성영역상에 형성된다. 폴리실리콘 게이트전극 (4) 이 게이트산화막 (3) 상에 선택적으로 형성된다. 열산화막 중의 측벽 스페이서층 (9-2) 이 폴리실리콘 게이트전극 (4) 의 측벽상에 그리고 게이트 산화막 (3) 에 걸쳐 선택적으로 형성된다. 게다가, CVD 실리콘 산화물 측벽절연막 (10) 도 또한 CVD 산화물 측벽 스페이서층 (9-2) 상에 그리고 게이트 산화막 (3) 에 걸쳐 선택적으로 형성되어 CVD 산화물 측벽 스페이서층 (9-2) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층을 형성한다. 소오스 및 드레인 확산층 (12) 이 실리콘기판 (1) 의 상부영역에 선택적으로 형성된다. 티타늄 실리사이드층 (13) 이 소오스 및 드레인 확산층 (12) 의 상부영역에 그리고 추가로 폴리실리콘 게이트전극 (4) 의 상부영역상에 형성된다. 저농도로 도핑된 확산층 (7) 이 추가로 형성되어 소오스 및 드레인 확산층 (12) 의 내부에지로부터 실리콘기판 (1) 의 상부영역을 통해 연장하여 저농도로 도핑된 확산층 (7) 이 CVD 산화물 측벽 스페이서층 (9-2) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층 아래에 위치된다. 저농도로 도핑된 확산층 (7) 의 내부에지는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 폴리실리콘 게이트전극의 외부에 위치된다. 즉, 저농도로 도핑된 확산층 (7) 의 내부에지는 저농도로 도핑된 확산층 (7) 의 내부에지 아래에 위치된다. CVD 산화물 측벽 스페이서층 (9-2) 은 5-10 나노미터 범위의 두께를 가져도 좋다.
이어서, 도 7a 내지 7f 를 참조하여 개선된 MOS 전계효과 트랜지스터의 새로운 제조방법을 설명하며, 도 7a 내지 7f 는 새로운 MOS 전계효과 트랜지스터의 새로운 제조방법의 일련의 단계를 나타내는 부분 단면도이다.
도 7a 를 참조하면, p 형 실리콘기판 (1) 이 사용된다. 필드산화막 (2) 이 p 형 실리콘기판 (1) 의 표면상에 선택적으로 형성되어 활성영역이 형성되고 이 활성영역상에 MOS 전계효과 트랜지스터가 형성된다. 약 6 나노미터의 두께를 갖는 게이트산화막 (3) 이 p 형 실리콘기판 (1) 의 활성영역상에 형성된다. 약 300 나노미터의 두께를 갖는 인 도핑된 폴리실리콘층이 전체적으로 형성되어 필드산화막 (2) 및 게이트 산화막 (3) 에 걸쳐 연장한다. 그 다음에, 폴리실리콘층이 건식에칭되어 폴리실리콘층을 선택적으로 제거함으로써, 폴리실리콘 게이트전극 (4) 이 게이트 산화막 (3) 상에 형성된다.
도 7b 를 참조하면, 화학기상증착이 수행되어 실리콘 산화막 (5-2) 을 전체적으로 증착함으로써 CVD 산화막 (5-2) 이 형성되어 폴리실리콘 게이트 전극 (4) 의 상면에 걸쳐 연장하고 게이트 산화막 (3) 및 필드산화막 (2) 에 걸쳐서 뿐만 아니라 폴리실리콘 게이트 전극 (4) 의 측벽상에서 연장한다. CVD 산화막 (5-2) 은 약 5 나노미터의 두께를 갖는다.
도 7c 를 참조하면, 필드산화막 (2) 과 폴리실리콘 게이트 전극 (4) 뿐만 아니라 게이트 전극 (4) 의 측면상에서의 CVD 산화막 (5-2) 의 수직으로 연장하는 부분도 n 형 불순물 (6) 을 p 형 실리콘기판 (1) 의 표면영역 내부에 이온주입하고 다음에 p 형 실리콘기판 (1) 에 대해 열처리하여 이온주입된 n 형 불순물을 열확산시키는 마스크로서 사용되고 그럼으로써, 얕은 저농도 도프 확산영역 (7) 이, 필드산화막 (2) 과 게이트전극 (4) 아래 뿐만 아니라 게이트전극 (4) 의 측벽상에서의 CVD 산화막 (5-2) 의 수직으로 연장하는 부분 아래를 제외한 p 형 실리콘기판 (1) 의 상부영역에 형성된다. 그 결과, 저농도로 도핑된 확산층 (7) 의 내부에지가 CVD 산화막 (5-2) 의 외부에지 아래에 위치된다. 저농도로 도핑된 확산층 (7) 과 폴리실리콘 게이트전극 (4) 사이에는 중첩이 없다.
도 7d 를 참조하면, 화학기상증착이 수행되어 약 100 나노미터의 두께를 갖는 CVD 실리콘 산화막 (8) 을 전체적으로 증착하여 실리콘 산화막 (8) 이 필드산화막 (2) 과 CVD 산화막 (5-2) 을 피복한다. 이 화학기상증착은 유기 실란 원료기체로서 테트라 에틸 오르소 실리케이트 기체 (TEOS 기체) 를 사용하여 수행된다. 유기 실란 기체를 사용하여 화학기상증착을 수행하면, 화학기상증착에 의해 증착되는 CVD 실리콘 산화막 (8) 의 품질이 기저층에 크게 의존하게 된다. 이 경우에, 그러나, 기저층이 CVD 실리콘 산화막 (5-2) 으로 이루어져 있고, 이 때문에 CVD 실리콘 산화막 (8) 의 고품질이 보장된다.
도 7e 를 참조하면, 반응성 이온에칭이 CVD 실리콘 산화막 (8) 및 CVD 산화막 (5-2) 에 수행되어 CVD 실리콘 산화막 (8) 과 CVD 산화막 (5-2) 이 에치백됨으로써 CVD 실리콘 산화막 (8) 과 CVD 산화막 (5-2) 의 적층이 폴리실리콘 게이트전극 (4) 의 측벽상에만 남겨진다. 그 결과, CVD 실리콘 산화막 (8) 과 CVD 산화막 (5-2) 의 적층은 폴리실리콘 게이트전극 (4) 의 측벽상에 형성되는 CVD 실리콘 산화물 측벽 절연막 (10) 과 CVD 산화물 측벽 스페이서층 (9-2) 의 적층으로 만들어진다. 실리콘기판 (1) 내부로의 n 형 불순물 (11) 의 이온주입이 다음의 열처리용 마스크로서 CVD 실리콘 산화물 측벽 절연막 (10) 과 CVD 산화물 측벽 스페이서층 (9-2) 을 사용하여 수행됨으로써 소오스/드레인 확산층 (12) 이 형성된다. 그 결과, 소오스/드레인 확산층 (12) 은 CVD 실리콘 산화물 측벽 절연막 (10) 의 외부에지 아래에 위치되는 내부에지를 갖는다. 즉, 소오스/드레인 확산층 (12) 과 저농도로 도핑된 확산층 (7) 사이의 경계가 CVD 실리콘 산화물 측벽 절연막 (10) 의 외부에지 아래에 위치된다. 상술된 열처리에 의해 저농도로 도핑된 확산층 (7) 이 내부로 더 확산되어 저농도로 도핑된 확산층의 내부에지가 CVD 산화물 측벽 스페이서층 (9-2) 아래의 위치까지 확산된다. 그 결과, 저농도로 도핑된 확산층 (7) 의 내부에지가 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 게이트전극 (4) 의 외부에 위치된다.
도 7f 를 참조하면, 약 30 나노미터의 두께를 갖는 티타늄막이 전체적으로 증착되어 CVD 실리콘 산화물 측벽 절연막 (10) 상에 그리고 CVD 산화물 측벽 스페이서층 (9-2) 및 폴리실리콘 게이트전극 (4) 의 상면에 걸쳐 뿐만 아니라 필드산화막 (2) 상에 그리고 소오스/드레인 확산층 (12) 에 걸쳐 연장한다. 질소 기체와 같은 비활성기체 중에서 실리콘기판 (1) 에 대해 열처리하여 실리콘과 티타늄 원자 사이의 선택적인 실리사이드화 반응을 일으킴으로써 티타늄 실리사이드층 (13) 이 폴리실리콘 게이트전극 (4) 의 상면 및 소오스/드레인 확산층 (12) 상에 선택적으로 형성되고, 필드산화막 (2) 에 걸쳐 그리고 CVD 실리콘 측벽 절연막 (10) 및 CVD 산화물 측벽 스페이서층 (9-2) 상에는 실리사이드화 반응이 일어나지 않는다.비반응 타타늄막이 제거된다.
소오스/드레인 확산층 (12) 은 내화 금속 실리사이드층 (13) 및 저농도로 도핑된 확산층 (7) 을 갖는다. 폴리실리콘 게이트전극 (4) 도 또한 내화 금속 실리사이드층 (13) 을 갖는다.
상술된 새로운 저농도로 도핑된 확산층 구조에서는 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 이 중첩되지 않는다. 즉, 저농도로 도핑된 확산층 (7) 이 게이트 전극 (4) 및 CVD 산화물 측벽 스페이서층 (9-2) 을 마스크로서 사용하여 불순물 이온주입에 의해 형성됨으로써 저농도로 도핑된 확산층 (7) 의 내부에지가 CVD 산화물 측벽 스페이서층 (9-2) 의 외부에지 아래에 위치된다. 그 후, 소오스 및 드레인 확산층 (12) 을 형성하기 위해, 열처리된다. 이러한 열처리에 의해 저농도로 도핑된 확산층 (7) 이 내부로 더욱 확산됨으로써, 저농도로 도핑된 확산층 (7) 의 내부에지가 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부로 그러나 게이트전극 (4) 의 외부에지의 외부로 이동된다. 그 결과, 저농도로 도핑된 확산층 (7) 의 내부에지가 CVD 산화물 측벽 스페이서층 (9-2) 아래에 위치되고, 이 때문에 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 중첩이 형성되지 않는다. 비록 0.25 마이크로미터 스케일 룰이 MOS 전계효과 트랜지스터의 디자인에 적용되어도, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에는 중첩이 없다. 이 때문에 MOS 전계효과 트랜지스터의 채널길이를 정확하게 제어하는 것을 용이하게 할 수 있게 된다.
상술된 새로운 저농도로 도핑된 확산층 구조는 고온전자의 저항에 현저한 개선을 제공한다. 즉, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 중첩이 없기 때문에 고온전자의 저항이 현저하게 개선된다.
CVD 실리콘 산화물 측벽 절연막 (10) 및 CVD 산화물 측벽 스페이서층 (9-2) 은 실리콘 산화물로 만들어지기 때문에, 에치백을 정확하게 제어하여 CVD 실리콘 산화물 측벽 절연막 (10) 및 CVD 산화물 측벽 스페이서층 (9-2) 을 용이하게 형성할 수 있게 된다. 즉, 상술된 새로운 MOS 전계효과 트랜지스터는 다층 또는 이층이지만 단일 재료의 측벽 구조를 갖는다. 다층 또는 이층이지만 단일 재료의 측벽 구조이기 때문에, 이중층의 동일 재료에 의해 에치백을 정밀하게 제어하는 것을 용이하게 할 수 있게 된다.
게다가, 높은 유전상수를 갖는 실리콘 질화물을 사용하지 않는 실리콘 측벽 절연체 및 실리콘 산화물 측벽 스페이서층에서 게이트전극 (4) 과 소오스/드레인 확산층 (12) 사이의 기생 커패시턴스를 현저하게 증가시키지 않는다.
제 3 실시예
향상된 저농도로 도핑된 확산층 구조체를 갖는 신규한 MOS 전계 효과 트랜지스터를 나타낸 부분단면 정면도인 도 8 을 참조하여 본 발명에 따른 제 3 실시예를 설명한다.
이하, 신규한 MOS 전계 효과 트랜지스터의 구조체를 설명한다. 필드 산화막 (2) 이 p 형 실리콘 기판 (1) 의 상면상에 선택적으로 제공되어 실리콘 기판 (1) 의 액티브 영역을 정의한다. 게이트 산화막 (3) 은 실리콘 기판 (1) 의 액티브 영역상에 형성된다. 폴리실리콘 게이트 전극 (4) 은 게이트 산화막 (3)상에 선택적으로 제공된다. 열적 산화막의 측벽 스페이서층 (9-2) 는 폴리실리콘 게이트 전극 (4) 의 측벽 상에 및 게이트 산화막 (3) 상에 선택적으로 제공된다. 또한, CVD 실리콘 산화물 측벽 절연막 (10) 은 CVD 질화물 측벽 스페이서층 (9-3) 상에 및 게이트 산화막 (3) 상에 선택적으로 제공되어 CVD 질화물 측벽 스페이서층 (9-3) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층을 형성한다. 소오스 및 드레인 확산층 (12) 은 실리콘 기판 (1) 의 상부 영역에 선택적으로 제공된다. 티타늄 실리사이드층 (13) 이 소오스 및 드레인 확산층 (12) 의 상부 영역 및 폴리실리콘 전극 (4) 의 상부 영역 상에 제공된다. 또한, 저농도로 도핑된 확산층 (7) 도 소오스 및 드레인 확산층 (12) 의 내측 단부로부터 실리콘 기판 (1) 의 상부 영역을 통해 연장하여 제공되기 때문에, 저농도로 도핑된 확산층 (7) 이 CVD 질화물 측벽 스페이서층 (9-3) 및 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층의 하부에 위치된다. 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 폴리실리콘 게이트 전극의 외부에 위치된다. 즉, 저농도로 도핑된 확산층 (7) 의 내측 단부는 저농도로 도핑된 확산층 (7) 의 내측 단부의 하부에 위치된다. CVD 질화물 측벽 스페이서층 (9-3) 은 5 내지 10 나노미터의 범위내의 두께를 가질 수도 있다.
다음으로, 신규한 제조 방법에 포함된 순착적인 단계로 신규한 MOS 전계 효과 트랜지스터를 나타낸 단편적인 단면의 정면도인 9a 내지 도 9f 를 참조하여 상기 진보된 MOS 전계 효과 트랜지스터의 신규한 제조 방법을 설명한다.
도 9a 를 참조하면, p 형 실리콘 기판 (1) 이 이용된다. 필드 산화막(2) 은 p 형 실리콘 기판 (1) 의 표면상에 선택적으로 형성되어, MOS 전계 효과 트랜지스터가 형성되는 액티브 영역을 정의한다. 약 6 나노미터의 두께를 갖는 게이트 산화막 (3) 은 p 형 실리콘 기판 (1) 의 액티브 영역 상에 형성된다. 약 300 나노미터의 두께를 갖는 인으로 도핑된 폴리실리콘층은 필드 산화막 (2) 및 게이트 산화막 (3) 상으로 연장하여 전체적으로 형성된다. 그후, 폴리실리콘층이 드라이 에칭되어 폴리실리콘층이 선택적으로 제거됨으로서 폴리실리콘 게이트 전극 (4) 이 게이트 산화막 (3) 상에 형성된다.
도 9b 를 참조하면, 화학적 진공 증착이 수행되어 실리콘 질화막 (5-3) 을 전체적으로 증착함으로서 CVD 질화막 (5-3) 이 폴리실리콘 게이트 전극 (4) 의 상면 상으로 연장하고, 폴리실리콘 게이트 전극 (4) 의 측벽 상으로 연장할 뿐만 아니라 게이트 산화막 (3) 및 필드 산화막 (2) 상으로 연장하여 형성된다. CVD 질화막 (5-3) 은 약 5 나노미터의 두께를 갖는다.
도 9c 를 참조하면, 필드 산화막 (2) 및 폴리실리콘 게이트 전극 (4) 뿐만 아니라 게이트 전극 (4) 의 측벽 상에서 CVD 질화막 (5-3) 의 수직으로 연장하는 부분이 마스크로서 이용되어 n 형 불순물 (6) 을 p 형 실리콘 기판 (1) 의 표면 영역에 이온주입 시키고, 계속해서 p 형 실리콘 기판 (1) 에 대해 열처리하여 이온 주입된 n 형 불순물을 열적 확산시킴으로서, 저농도로 도핑된 확산 영역 (7) 은 필드 산화막 (2) 및 게이트 전극 (4) 의 하부 뿐만 아니라 게이트 전극 (4) 의 측벽 상에서의 CVD 질화막 (5-3) 의 수직으로 연장하는 부분의 하부를 제외하고 p 형 실리콘 기판 (1) 의 상부 영역에 얕게 형성된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 산화막 (5-2) 의 외측 단부의 하부에 위치된다. 저농도로 도핑된 확산층 (7) 과 폴리실리콘 게이트 전극 (4) 사이에서는 겹치는 부분이 없다.
도 9d 를 참조하면, 화학적 진공 증착이 수행되어 약 100 나노미터의 두께를 갖는 CVD 실리콘 산화막 (8) 이 전체적으로 증착되기 때문에, 실리콘 산화막 (8) 이 필드 산화막 (2) 및 CVD 질화막 (5-3) 을 덮는다.
도 9e 를 참조하면, 반응성 이온 에칭이 CVD 실리콘 산화막 (8) 및 CVD 질화막 (5-3) 에 대해서 수행되어, CVD 실리콘 산화막 (8) 및 CVD 질화막 (5-3) 이 에치백됨으로서 CVD 실리콘 산화막 (8) 및 CVD 질화막 (5-3) 의 적층이 폴리실리콘 게이트 전극 (4) 의 측벽 상에만 남게된다. 결과적으로, CVD 실리콘 산화막 (8) 과 CVD 질화막 (5-3) 의 적층은 폴리실리콘 게이트 전극 (4) 의 측벽 상에 제공된 CVD 실리콘 산화물 측벽 절연막 (10) 과 CVD 질화막 측벽 스페이서층 (9-3) 의 적층으로 이루어진다. CVD 실리콘 산화물 측벽 절연막 (10) 과 CVD 질화물 측벽 스페이서층 (9-3) 을 마스크로 이용하여 실리콘 기판 (1) 으로 n 형 불순물의 이온 주입이 수행된다. 결과적으로, CVD 실리콘 산화물 측벽 절연막 (10) 의 외측 단부의 하부에 위치되는 내측 단부를 갖는다. 즉, 소오스/드레인 확산층 (12) 과 저농도로 도핑된 확산층 (7) 사이의 경계가 CVD 실리콘 절연 산화물 측벽 절연막 (10) 의 외측 단부의 하부에 위치된다. 상기 열처리는 저농도로 도핑된 확산층 (7) 의 확산을 안쪽으로 유발시켜 저농도로 도핑된 확산층의 내측 단부가 확산되어 CVD 질화물 측벽 스페이서층 (9-3) 의 하부에 위치된다. 결과적으로,저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 게이트 전극 (4) 의 외부에 위치된다.
도 9f 를 참조하면, 약 30 나노미터의 두께를 갖는 티타늄막은 필드 산화막 (2) 상으로 그리고 소오스/드레인 확산층 (12) 상으로 뿐만 아니라 CVD 실리콘 산화물 측벽 절연막 (10) 상으로 그리고 CVD 질화물 측벽 스페이서층 (9-3) 및 폴리실리콘 게이트 전극 (4) 의 상면 상으로 연장하여 전체적으로 증착된다. 질소 가스와 같은 불활성 가스 내에서 실리콘 기판 (1) 에 대해 열처리하여 실리콘과 티타늄 원자사이에서 선택적인 실리사이드화 반응을 발생시킴으로서 티타늄 실리사이드층 (13) 이 폴리실리콘 게이트 전극 (4) 의 상면 상에 그리고 소오스/드레인 확산층 (12) 상에 선택적으로 형성되고, 필드 산화막 (2) 상에서 그리고 CVD 실리콘 산화물 측벽 절연막 (10) 과 CVD 질화물 측벽 스페이서층 (9-3) 상에서 실리사이드화 반응이 발생하지 않는다.
소오스/드레인 확산층 (12) 은 내화 금속 실리사이드층 (13) 및 저농도로 도핑된 확산층 (7) 을 갖는다. 또한, 폴리실리콘 게이트 전극도 내화 금속 실리사이드층 (13) 을 갖는다.
상기 신규한 저농도로 도핑된 확산층 구조체는 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 의 겹침이 없이 제공된다. 즉, 저농도로 도핑된 확산층 (7) 은 게이트 전극 (4) 및 CVD 질화물 측벽 스페이서층 (9-3) 을 마스크로 이용하여 불순물을 이온 주입함으로서 형성되기 때문에, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 질화물 측벽 스페이서층 (9-3) 의 외측 단부의 하부에 위치된다.따라서, 소오스 및 드레인 확산층 (12) 를 형성시키기 위해 열처리가 수행된다. 또한, 이 열처리는 저농도로 도핑된 확산층 (7) 을 안쪽으로 확산시키기 때문에, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내측으로 그리고 게이트 전극 (4) 의 외측 단부의 외측으로 이동된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 질화물 측벽 스페이서층 (9-3) 의 하부에 위치되고, 이 때문에 저농도로 도핑된 확산층 (7) 과 게이트 산화층 (4) 이 겹치지 않고 형성된다. 0.25 마이크로미터 스케일룰이 MOS 전계 효과 트랜지스터의 설계에 적용되는 경우에도, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에서 겹침이 없이 형성된다. 또한 이것은 MOS 전계 효과 트랜지스터의 채널 길이를 정확하게 제어하는 것을 용이하게 한다.
상기 신규한 저농도로 도핑된 확산층 구조체는 열전자에 대해 현저하게 향상된 저항력을 제공한다. 즉, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 겹치는 부분이 없기 때문에 열전자에 대한 저항력이 현저하게 향상된다.
제 4 실시예
향상된 저농도로 도핑된 확산층 구조체를 갖는 신규한 MOS 전계 효과 트랜지스터를 나타낸 단편적인 단면의 정면도인 도 10 을 참조하여 본 발명에 따른 제 4 실시예를 상세하게 설명한다.
이하, 신규한 MOS 전계 효과 트랜지스터의 구조체를 설명한다. 필드 산화막 (2) 이 p 형 실리콘 기판 (1) 의 상면상에 선택적으로 제공되어 실리콘 기판 (1) 의 액티브 영역을 정의한다. 게이트 산화막 (3) 은 실리콘 기판 (1) 의 액티브 영역상에 형성된다. 폴리실리콘 게이트 전극 (4) 은 게이트 산화막 (3) 상에 선택적으로 제공된다. 열적 산화막의 측벽 스페이서층 (9-1) 은 폴리실리콘 게이트 전극 (4) 의 측벽 상에 및 게이트 산화막 (3) 상에 선택적으로 제공된다. 또한, CVD 실리콘 산화물 측벽 절연막 (10) 은 열적 산화 측벽 스페이서층 (9-1) 상에 및 게이트 산화막 (3) 상에 선택적으로 제공되어 열적 산화막 측벽 스페이서층 (9-1) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층을 형성한다. 소오스 및 드레인 확산층 (12) 은 실리콘 기판 (1) 의 상부 영역에 선택적으로 제공된다. 저농도로 도핑된 확산층 (7) 이 소오스 및 드레인 확산층 (12) 의 내측 단부로부터 실리콘 기판 (1) 의 상부 영역을 통해 연장하여 제공되기 때문에, 저농도로 도핑된 확산층 (7) 이 열적 산화물 측벽 스페이서층 (9-1) 및 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층의 하부에 위치된다. 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 폴리실리콘 게이트 전극의 외부에 위치된다. 즉, 저농도로 도핑된 확산층 (7) 의 내측 단부는 저농도로 도핑된 확산층 (7) 의 내측 단부의 하부에 위치된다. 열적 산화물 측벽 스페이서층 (9-1) 은 5 내지 10 나노미터의 범위내의 두께를 가질 수도 있다.
다음으로, 신규한 제조 방법에 포함된 순착적인 단계로 신규한 MOS 전계 효과 트랜지스터를 나타낸 단편적인 단면의 정면도인 도 11a 내지 도 11e 를 참조하여 상기 진보된 MOS 전계 효과 트랜지스터의 신규한 제조 방법을 설명한다.
도 11a 를 참조하면, p 형 실리콘 기판 (1) 이 이용된다. 필드 산화막(2) 은 p 형 실리콘 기판 (1) 의 표면상에 선택적으로 형성되어, MOS 전계 효과 트랜지스터가 형성되는 액티브 영역을 정의한다. 약 6 나노미터의 두께를 갖는 게이트 산화막 (3) 은 p 형 실리콘 기판 (1) 의 액티브 영역 상에 형성된다. 약 300 나노미터의 두께를 갖는 인으로 도핑된 폴리실리콘층은 필드 산화막 (2) 및 게이트 산화막 (3) 상으로 연장하여 전체적으로 형성된다. 그후, 폴리실리콘층이 드라이 에칭되어 폴리실리콘층이 선택적으로 제거됨으로서 폴리실리콘 게이트 전극 (4) 이 게이트 산화막 (3) 상에 형성된다.
도 11b 를 참조하면, 폴리실리콘 게이트 전극 (4) 을 열적 산화 공정함으로서 열적 산화막 (5-1) 이 폴리실리콘 게이트 전극 (4) 의 상면상으로 연장하고, 폴리실리콘 게이트 전극 (4) 의 측벽상으로 연장한다. 열적 산화막 (5-1) 은 약 5 나노미터의 두께를 갖는다. 열적 산호 공정은 산소 가스 내에서 850 ℃ 의 온도로 수행된다. 열적 산화 공정에서, 드라이 에칭 공정이 실리콘 산화물에 수행된 후에 특히 게이트 산화막 (3) 과 필드 산화막 (3) 사이의 단차 상에 임의의 폴리실리콘이 잔여한다.
도 11c 를 참조하면, 필드 산화막 (2) 및 폴리실리콘 게이트 전극 (4) 뿐만 아니라 열적 산화막 (5-1) 이 마스크로서 이용되어 n 형 불순물 (6) 을 p 형 실리콘 기판 (1) 의 표면 영역에 이온주입 시키고, 계속해서 p 형 실리콘 기판 (1) 에 대해 열처리하여 이온 주입된 n 형 불순물을 열적 확산시킴으로서, 저농도로 도핑된 확산 영역 (7) 은 필드 산화막 (2) 및 게이트 전극 (4) 의 하부 뿐만 아니라 열적 산화막 (5-1) 의 하부를 제외하고 p 형 실리콘 기판 (1) 의 상부 영역에얕게 형성된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 열적 산화막 (5-1) 의 외측 단부의 하부에 위치된다. 저농도로 도핑된 확산층 (7) 과 폴리실리콘 게이트 전극 (4) 사이에서는 겹치는 부분이 없다.
도 11d 를 참조하면, 화학적 진공 증착이 수행되어 약 100 나노미터의 두께를 갖는 CVD 실리콘 산화막 (8) 이 전체적으로 증착되기 때문에, 실리콘 산화막 (8) 은 저농도로 도핑된 확산 영역 (7) 뿐만 아니라 열적 산화막 (5-1) 의 상면 및 측벽 상의 필드 산화막 (2) 및 게이트 산화막을 덮는다. 화학적 진공 증착은 유기 시레인 소오스 가스로서 테라-에틸-오르토-실리케이트 가스 (TEOS 가스) 를 이용하여 수행된다. 화학적 진공 증착을 유기 시레인 가스를 이용하여 수행하는 경우, 화학적 진공 증착에 의해서 증착된 CVD 실리콘 산화막 (8) 의 품질은 베이스층에 크게 종속한다. 그러나, 이 경우에, 베이스층은 열적 실리콘 산화막 (5-1) 으로 이루어진다. 이로 인해 CVD 실리콘 산화막 (8) 의 품질이 높아진다.
도 11e 를 참조하면, 반응성 이온 에칭이 CVD 실리콘 산화막 (8) 및 열적 산화막 (5-1) 에 대해서 수행되어, CVD 실리콘 산화막 (8) 및 열적 산화막 (5-1) 이 에치백됨으로서 CVD 실리콘 산화막 (8) 및 열적 산화막 (5-1) 의 적층이 폴리실리콘 게이트 전극 (4) 의 측벽상에만 남게된다. 결과적으로, CVD 실리콘 산화막 (8) 과 열적 산화막 (5-1) 의 적층은 폴리실리콘 게이트 전극 (4) 의 측벽 상에 제공된 열적 산화물 측벽 스페이서층 (9-1) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층으로 이루어진다. CVD 실리콘 산화물 측벽 절연막 (10) 과 열적산화물 측벽 스페이서층 (9-1) 을 마스크로 이용하여 실리콘 기판 (1) 으로 n 형 불순물 (11) 의 이온 주입이 수행되어 계속해서 열처리됨으로서 소오스/드레인 확산층 (12) 이 형성된다. 결과적으로, 소오스/드레인 확산층 (12) 은 CVD 실리콘 산화물 측벽 절연막 (10) 의 외측 단부의 하에 위치되는 내측 단부를 갖는다. 즉, 소오스/드레인 확산층 (12) 과 저농도로 도핑된 확산층 (7) 사이의 경계는 CVD 실리콘 산화물 측벽 절연막 (10) 의 외측 단부의 하부에 위치된다. 또한, 상기 열처리는 저농도로 도핑된 확산층 (7) 을 안쪽으로 확산시키기 때문에, 저농도로 도핑된 확산층의 내측 단부가 확산되어 열적 산화물 측벽 스페이서층 (9-1) 의 하부에 위치된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 게이트 전극 (4) 의 외부에 위치된다.
상기 신규한 저농도로 도핑된 확산층 구조체는 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 이 겹치지 않고 제공된다. 즉, 게이트 전극 (4) 및 열적 산화물 측벽 스페이서층 (9-1) 을 마스크로서 이용하여 불순물을 이온주입하여 저농도로 도핑된 확산층 (7) 을 형성함으로서 저농도로 도핑된 확산층 97) 의 내측 단부가 열적 산화물 측벽 스페이서층 (9-1) 의 외측 단부의 하부에 위치된다. 그후, 소오스 및 드레인 확산층 (12) 을 형성하기 위해 열처리가 수행된다. 이 열처리는 저농도로 도핑된 확산층 (7) 을 안쪽으로 확산시킴으로서, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내측으로 게이트 전극 (4) 의 외측 단부의 외측으로 이동된다. 결과적으로, 저농도로도핑된 확산층 (7) 의 내측 단부는 열적 산화물 측벽 스페이서층 (9-1) 의 하부에 위치되고, 이 때문에, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에서 겹침이 없이 형성되어 있다. 0.25 마이크미터 스케일룰이 MOS 전계 효과 트랜지스터의 설계에 적용되는 경우에도, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 겹침이 없이 형성된다. 이것은 MOS 전계 효과 트랜지스터의 채널 길이를 정확하게 제어하는 것을 용이하게 한다.
상술한 신규한 저농도로 도핑된 확산층 구조체는 열전자에 대해 현저하게 향상된 저항력을 제공한다. 즉, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 겹침이 없기 때문에 열전자에 대한 저항력이 현저하게 향상된다. MOS 전계 효과 트랜지스터의 상호 컨덕턴스가 10% 감소되어 정의되는 라이프 타임의 견지에서 보아, 상기 신규한 MOS 전계 효과 트랜지스터는 종래 MOS 전계 효과 트랜지스터의 라이프 타임과 비교하여 하나의 오더 만큼 더 길어진 라이프 타임을 갖는다.
CVD 실리콘 산화물 측벽 절연막 (10) 및 열적 산화물 측벽 스페이서층 (9-1) 이 실리콘 산화물로 이루어지기 때문에, 이것은 CVD 실리콘 산화물 측벽 절연막 (10) 및 열적 산화물 측벽 스페이서층 (9-1) 을 형성하기 위해 에치백을 정확하게 제어하는 것을 용이하게 한다. 즉, 상기 신규한 MOS 전계 효과 트랜지스터는 단일 재료 측벽 구조체 이외에 이중층 또는 다수층으로된 구조체를 갖는다.
단일 재료 측벽 절연재 구조체 이외의 이중층 또는 다수층 구조체는 이중층이 동일한 재료 이기 때문에 에치백의 정밀한 제어를 용이하게 한다.
또한, 유전 상수가 높은 실리콘 질화물을 이용하지 않는 실리콘 산화물 측벽 절연재 및 실리콘 산화물 측벽 스페이서층은 게이트 전극 (4) 과 소오스/드레인 확산층 (12) 사이의 기생 용량을 현저하게 증가시키지 않는다.
상기 열적 산화물 측벽 스페이서층 (9-1) 은 폴리실리콘 게이트 전극 (4) 의 열적 산화물에 의해서 형성된다. 이 열적 산화 공정은 임의의 잔여하는 폴리실리콘을 전기적으로 절연된 실리콘 산화물로 만든다. 인접하는 2 개의 폴리실리콘 게이트 전극 (4) 사이의 절연 저항이 강하되지 않는다. 폴리실리콘 게이트 전극 (4) 은 게이트 절연막 (3) 상으로 그리고 필드 산화막 (2) 상으로 연장하는 폴리실리콘층에 대해 드라이 에칭이 수행되어 정의된다. 게이트 절연막 (3) 과 필드 산화막 (2) 사의 경계에 레벨이 상이한 단차가 존재한다. 드라이 에칭 공정에서, 폴리실리콘층은 게이트 절연막 (3) 과 필드 산화막 (2) 사이의 단차 상에 잔여한다. 그러나 폴리실리콘 게이트 절연막 (3) 과 필드 산화막 (2) 사이의 단차 상에 잔여하는 폴리실리콘막은 열적 산화 공정에 의해서 실리콘 산화막으로 만들어진다. 실리콘 산화막은 인접하는 2 개의 폴리실리콘 게이트 전극 (4) 사이의 임의의 누설 전류가 방지된다. MOS 전계 효과 트랜지스터가 소형화되고 MOS 전계 효과 트랜지스터의 집적도가 증가되는 경우에도 인접하는 폴리실리콘 게이트 전극 (4) 사이에 누설 전류가 나타나지 않는다.
제 5 실시예
향상된 저농도로 도핑된 확산층 구조체를 갖는 신규한 MOS 전계 효과 트랜지스터를 나타낸 단편적인 단면의 정면도인 도 12 를 참조하여 본 발명에 따른 제 5실시예를 상세하게 설명한다.
이하, 신규한 MOS 전계 효과 트랜지스터의 구조체를 설명한다. 필드 산화막 (2) 이 p 형 실리콘 기판 (1) 의 상면상에 선택적으로 제공되어 실리콘 기판 (1) 의 액티브 영역을 정의한다. 게이트 산화막 (3) 은 실리콘 기판 (1) 의 액티브 영역상에 형성된다. 폴리실리콘 게이트 전극 (4) 은 게이트 산화막 (3) 상에 선택적으로 제공된다. 열적 산화막의 측벽 스페이서층 (9-2) 은 폴리실리콘 게이트 전극 (4) 의 측벽 상에 및 게이트 산화막 (3) 상에 선택적으로 제공된다. 또한, CVD 실리콘 산화물 측벽 절연막 (10) 은 CVD 산화물 측벽 스페이서층 (9-2) 상에 및 게이트 산화막 (3) 상에 선택적으로 제공되어 CVD 산화물 측벽 스페이서층 (9-2) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층을 형성한다. 소오스 및 드레인 확산층 (12) 은 실리콘 기판 (1) 의 상부 영역에 선택적으로 제공된다. 저농도로 도핑된 확산층 (7) 이 소오스 및 드레인 확산층 (12) 의 내측 단부로부터 실리콘 기판 (1) 의 상부 영역을 통해 연장하여 제공되기 때문에, 저농도로 도핑된 확산층 (7) 이 CVD 산화물 측벽 스페이서층 (9-2) 및 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층의 하부에 위치된다. 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 폴리실리콘 게이트 전극의 외부에 위치된다. 즉, 저농도로 도핑된 확산층 (7) 의 내측 단부는 저농도로 도핑된 확산층 (7) 의 내측 단부의 하부에 위치된다. CVD 산화물 측벽 스페이서층 (9-2) 은 5 내지 10 나노미터의 범위내의 두께를 가질 수도 있다.
다음으로, 신규한 제조 방법에 포함된 순착적인 단계로 신규한 MOS 전계 효과 트랜지스터를 나타낸 단편적인 단면의 정면도인 도 13a 내지 도 13e 를 참조하여 상기 진보된 MOS 전계 효과 트랜지스터의 신규한 제조 방법을 설명한다.
도 13a 를 참조하면, p 형 실리콘 기판 (1) 이 이용된다. 필드 산화막 (2) 은 p 형 실리콘 기판 (1) 의 표면상에 선택적으로 형성되어, MOS 전계 효과 트랜지스터가 형성되는 액티브 영역을 정의한다. 약 6 나노미터의 두께를 갖는 게이트 산화막 (3) 은 p 형 실리콘 기판 (1) 의 액티브 영역 상에 형성된다. 약 300 나노미터의 두께를 갖는 인으로 도핑된 폴리실리콘층은 필드 산화막 (2) 및 게이트 산화막 (3) 상으로 연장하여 전체적으로 형성된다. 그후, 폴리실리콘층이 드라이 에칭되어 폴리실리콘층이 선택적으로 제거됨으로서 폴리실리콘 게이트 전극 (4) 이 게이트 산화막 (3) 상에 형성된다.
도 13b 를 참조하면, 화학적 진공 증착이 수행되어 실리콘 산화막 (5-2) 이 전체적으로 증착됨으로서 CVD 산화막 (5-2) 은 폴리실리콘 게이트 전극 (4) 의 상면상으로 연장하고, 폴리실리콘 게이트 전극 (4) 의 측벽상으로 연장할 뿐만 아니라 게이트 산화막 (3) 및 필드 산화막 (2) 상으로 연장하여 형성된다. CVD 산화막 (5-2) 은 약 5 나노미터의 두께를 갖는다.
도 13c 를 참조하면, 필드 산화막 (2) 및 폴리실리콘 게이트 전극 (4) 뿐만 아니라 게이트 전극 (4) 의 측벽상에서의 CVD 산화막 (5-2) 의 수직으로 연장하는 부분이 마스크로서 이용되어 n 형 불순물 (6) 을 p 형 실리콘 기판 (1) 의 표면 영역에 이온주입 시키고, 계속해서 p 형 실리콘 기판 (1) 에 대해 열처리하여 이온 주입된 n 형 불순물을 열적 확산시킴으로서, 저농도로 도핑된 확산 영역 (7) 은 필드 산화막 (2) 및 게이트 전극 (4) 의 하부 뿐만 아니라 게이트 전극 (4) 의 측벽 상에서의 CVD 산화막 (5-2) 의 수직으로 연장하는 부분의 하부를 제외하고 p 형 실리콘 기판 (1) 의 상부 영역에 얕게 형성된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 산화막 (5-2) 의 외측 단부의 하부에 위치된다. 저농도로 도핑된 확산층 (7) 과 폴리실리콘 게이트 전극 (4) 사이에서는 겹치는 부분이 없다.
도 13d 를 참조하면, 화학적 진공 증착이 수행되어 약 100 나노미터의 두께를 갖는 CVD 실리콘 산화막 (8) 이 전체적으로 증착되기 때문에, 실리콘 산화막 (8) 은 필드 산화막 (2) 및 CVD 산화막 (5-2) 을 덮는다. 화학적 진공 증착은 유기 시레인 소오스 가스로서 테라-에틸-오르토-실리케이트 가스 (TEOS 가스) 를 이용하여 수행된다. 화학적 진공 증착을 유기 시레인 가스를 이용하여 수행하는 경우, 화학적 진공 증착에 의해서 증착된 CVD 실리콘 산화막 (8) 의 품질은 베이스층에 크게 종속한다. 그러나, 이 경우에, 베이스층은 CVD 산화막 (5-2) 으로 이루어진다. 이로 인해 CVD 실리콘 산화막 (8) 의 품질이 높아진다.
도 13e 를 참조하면, 반응성 이온 에칭이 CVD 실리콘 산화막 (8) 및 CVD 산화막 (5-2) 에 대해서 수행되어, CVD 실리콘 산화막 (8) 및 CVD 산화막 (5-2) 이 에치백됨으로서 CVD 실리콘 산화막 (8) 및 CVD 산화막 (5-2) 의 적층이 폴리실리콘 게이트 전극 (4) 의 측벽상에만 남게된다. 결과적으로, CVD 실리콘 산화막 (8) 과 CVD 산화막 (5-2) 의 적층은 폴리실리콘 게이트 전극 (4) 의 측벽 상에 제공된 CVD 산화물 측벽 스페이서층 (9-2) 과 CVD 실리콘 산화물 측벽 절연막 (10) 의 적층으로 이루어진다. CVD 실리콘 산화물 측벽 절연막 (10) 과 CVD 산화물 측벽 스페이서층 (9-2) 을 마스크로 이용하여 실리콘 긴판 (1) 으로 n 형 불순물 (11) 의 이온 주입이 수행되어 계속해서 열처리됨으로서 소오스/드레인 확산층 (12) 이 형성된다. 결과적으로, 소오스/드레인 확산층 (12) 은 CVD 실리콘 산화물 측벽 절연막 (10) 의 외측 단부의 하에 위치되는 내측 단부를 갖는다. 즉, 소오스/드레인 확산층 (12) 과 저농도로 도핑된 확산층 (7) 사이의 경계는 CVD 실리콘 산화물 측벽 절연막 (10) 의 외측 단부의 하부에 위치된다. 또한, 상기 열처리는 저농도로 도핑된 확산층 (7) 을 안쪽으로 확산시키기 때문에, 저농도로 도핑된 확산층의 내측 단부가 확산되어 CVD 산화물 측벽 스페이서층 (9-2) 의 하부에 위치된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내부 및 게이트 전극 (4) 의 외부에 위치된다.
상기 신규한 저농도로 도핑된 확산층 구조체는 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 이 겹치지 않고 제공된다. 즉, 게이트 전극 (4) 및 CVD 산화물 측벽 스페이서층 (9-2) 을 마스크로서 이용하여 불순물을 이온주입하여 저농도로 도핑된 확산층 (7) 을 형성함으로서 저농도로 도핑된 확산층 (7) 의 내측 단부가 CVD 산화물 측벽 스페이서층 (9-2) 의 외측 단부의 하부에 위치된다. 그후, 소오스 및 드레인 확산층 (12) 을 형성하기 위해 열처리가 수행된다. 이 열처리는 저농도로 도핑된 확산층 (7) 을 안쪽으로 확산시킴으로서, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 실리콘 산화물 측벽 절연막 (10) 의 내측으로 게이트 전극 (4) 의 외측 단부의 외측으로 이동된다. 결과적으로, 저농도로 도핑된 확산층 (7) 의 내측 단부는 CVD 산화물 측벽 스페이서층 (9-2) 의 하부에 위치되고, 이때문에, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에서 겹침이 없이 형성되어 있다. 0.25 마이크미터 스케일룰이 MOS 전계 효과 트랜지스터의 설계에 적용되는 경우에도, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 겹침이 없이 형성된다. 이것은 MOS 전계 효과 트랜지스터의 채널 길이를 정확하게 제어하는 것을 용이하게 한다.
상술한 신규한 저농도로 도핑된 확산층 구조체는 열전자에 대해 현저하게 향상된 저항력을 제공한다. 즉, 저농도로 도핑된 확산층 (7) 과 게이트 전극 (4) 사이에 겹침이 없기 때문에 열전자에 대한 저항력이 현저하게 향상된다.
CVD 실리콘 산화물 측벽 절연막 (10) 및 CVD 산화물 측벽 스페이서층 (9-2) 이 실리콘 산화물로 이루어지기 때문에, 이것은 CVD 실리콘 산화물 측벽 절연막 (10) 및 CVD 산화물 측벽 스페이서층 (9-2) 을 형성하기 위해 에치백을 정확하게 제어하는 것을 용이하게 한다. 즉, 상기 신규한 MOS 전계 효과 트랜지스터는 단일 재료 측벽 구조체 이외에 이중층 또는 다수층으로된 구조체를 갖는다. 단일 재료 측벽 절연재 구조체 이외의 이중층 또는 다수층 구조체는 이중층이 동일한 재료 이기 때문에 에치백의 정밀한 제어를 용이하게 한다.
또한, 유전 상수가 높은 실리콘 질화물을 이용하지 않는 실리콘 산화물 측벽 절연재 및 실리콘 산화물 측벽 스페이서층은 게이트 전극 (4) 과 소오스/드레인확산층 (12) 사이의 기생 용량을 현저하게 증가시키지 않는다.
본 발명의 수정은 본 발명이 속하는 기술 분야에서 숙련된 자에게 명백하며, 설명하기 위해 상술하고 나타낸 실시예는 본 발명을 한정하는 판단 근거로 고려되어지는 것을 의도로 하지 않는 것으로 이해되어져야 한다. 따라서, 본 발명의 취지 및 범주내에 있는 모든 수정은 청구항에 의해서 커버되는 것을 의도로 한다.
상기한 본 발명에 따르면, 보다 실질적인 또는 현저한 크기 감소가 가능하고 신규한 MOS 전계효과 트랜지스터가 향상된 고성능을 나타내도록 하며 저농도로 도핑된 확산층 및 게이트전극 간의 어떠한 실질적인 중첩도 없이 채널 길이의 정확한 제어를 용이하게 하는 측벽 절연구조 및 금속 실리사이드구조를 갖고, 측벽 절연막의 형성시에 반응성이온식각에 의한 에치백에 대한 정확한 제어를 용이하게 하고 게이트전극 및 소오스/드레인 확산층 간의 기생 커패시턴스를 현저히 감소시키는 측벽 절연구조 및 금속 실리사이드구조를 갖는 신규한 MOS 전계효과 트랜지스터가 제공된다.
또한, 핫전자 (hot-electron) 에 대한 증가된 저항성을 갖고 인접한 두 게이트전극 간의 누설전류로 인한 문제가 없는 측벽 절연구조 및 금속 실리사이드구조를 갖는, 신규한 MOS 전계효과 트랜지스터가 제공된다.
또한, 상기한 효과를 갖는 MOS 전계효과 트랜지스터를 형성하는 신규한 방법이 제공된다.
Claims (10)
- 실리콘기판;금속 실리사이드층을 구비하는 상부 영역을 갖고 상기 실리콘기판의 상부 영역에 선택적으로 제공되는 소오스/드레인 확산층;상기 소오스/드레인 확산층의 내부 엣지로부터 상기 실리콘 기판의 채널영역 방향으로 연장하는 상기 금속 실리사이드층의 하측 평면과 동일 평면인 하측 평면을 가지는 저농도로 도핑된 확산층;상기 실리콘기판의 상기 채널영역상에 제공된 게이트 절연막;상기 게이트 절연막 상에 제공된 게이트전극; 및그 외부 엣지가 상기 소오스/드레인 확산층 및 상기 저농도로 도핑된 확산층간의 경계 상에 위치하도록 상기 게이트전극의 측벽상에 제공된 측벽 절연막을 구비하는 MOS 전계효과 트랜지스터에 있어서,측벽 스페이서층이 상기 게이트전극의 상기 측벽과 상기 측벽 절연막 사이의 계면상에 더 제공되고,상기 저농도로 도핑된 확산층의 내부 엣지는 그 내부 엣지 각각이 상기 측벽 절연막의 내부 및 상기 게이트전극의 외부에 위치하도록 상기 측벽 스페이서층 아래에 위치하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기게이트전극 및 상기 측벽 스페이서층 사이의 계면 아래에 위치하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 약하게 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층 및 상기 측벽 절연막 사이의 계면 아래에 위치하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 저농도로 도핑된 확산층의 상기 내부 엣지는 상기 측벽 스페이서층의 두께 방향으로의 중간 위치 아래에 위치하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측벽 스페이서층은 5 내지 10 ㎚ 의 범위의 두께를 갖는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측벽 스페이서층은 실리콘 산화물로 이루어지는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측벽 스페이서층은 실리콘 질화물로 이루어지는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 게이트전극은 금속 실리사이드층이 형성되는 폴리실리콘층을 구비하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측벽 절연막은 실리콘 산화물 및 실리콘 질화물로 이루어지는 군으로부터 선택된 하나로 이루어지는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
- 제 1 항에 있어서, 상기 측벽 스페이서층 및 상기 측벽 절연막의 적층이 상기 저농도로 도핑된 확산층 상에 형성된 게이트 절연막의 부분 상에 연장하는 것을 특징으로 하는 MOS 전계효과 트랜지스터.
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