KR100301860B1

KR100301860B1 - Code Acquisition System and Method

Info

Publication number: KR100301860B1
Application number: KR1019990003127A
Authority: KR
Inventors: 김석윤; 문진원
Original assignee: 서평원; 엘지정보통신주식회사
Priority date: 1999-01-30
Filing date: 1999-01-30
Publication date: 2001-09-26
Anticipated expiration: 2019-01-30
Also published as: KR20000052209A

Abstract

CDMA 수신장치에 있어서, 특히 비교적 단순한 회로구성의 정합 필터를 구비한 CDMA 수신장치로 고속의 코드 포착에 적당하도록 한 코드 포착 시스템 및 방법에 관한 것으로, 수신된 I채널 및 Q채널의 신호를 샘플링하여 저장하며, 이와 동시에 상기 수신신호의 샘플링 길이만큼의 PN 코드열을 저장하는 단계와, 상기 샘플링되어 저장된 값과 상기 저장된 PN 코드열을 승산한 후 이 승산값을 미리 설정된 임계값과 비교하는 단계와, 상기 비교 결과에 따라 상기 승산값을 저장하고, 이 저장된 승산값을 상기 수신신호의 심볼길이동안 단계적으로 업데이트하는 단계와, 상기 심볼길이동안 업데이트된 값을 코드 포착을 위해 미리 설정된 피크 임계값과 비교한 후 그 결과에 따라 코드 포착 신호를 출력하는 단계로 이루어지며, 코드 포착을 위해 사용될 정합 필터의 탭 수를 줄이면서도 원래의 탭 수만큼을 비교한 후 정합 여부를 결정하게 되므로, 회로 구성을 복잡도를 감소시키면서도 정합 필터를 이용한 기존의 코드 포착과 동일한 성능을 발휘한다는 코드 포착 시스템 및 방법에 관한 것이다.In the CDMA receiver, particularly a code acquisition system and method suitable for high-speed code acquisition by a CDMA receiver having a matching filter with a relatively simple circuit configuration, sampling the received I-channel and Q-channel signals Storing a PN code string equal to the sampling length of the received signal; and multiplying the sampled stored value by the stored PN code string and comparing the multiplied value with a preset threshold; Storing the multiplication value according to the comparison result, and updating the stored multiplication value step by step during the symbol length of the received signal, and updating the updated value during the symbol length with a preset peak threshold for code acquisition. Matching and outputting the code acquisition signal according to the result, a matched filter to be used for code acquisition The present invention relates to a code acquisition system and method that reduces the number of taps and compares the original number of taps, and then determines whether to match, thereby reducing circuit complexity and performing the same performance as conventional code acquisition using a matched filter. .

Description

Code Acquisition System and Method

본 발명은 CDMA 수신장치에 관한 것으로, 특히 비교적 단순한 회로구성의 정합 필터를 구비한 CDMA 수신장치로 고속의 코드 포착에 적당하도록 한 코드 포착 시스템 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CDMA receiver, and more particularly to a code acquisition system and method that is adapted for fast code acquisition with a CDMA receiver having a matching filter of relatively simple circuit configuration.

일반적으로 정합 필터(Matched Filter)는 원하는 디지털신호에 덧셈성 잡음이 중첩된 입력에 대하여 신호 대 잡음비가 최대가 되는 출력 시점을 포착하는데 사용되는 필터로써, 잡음과 신호가 동일 주파수 영역에 분포하고 있을 경우에 특히 유효한 필터이다.In general, a matched filter is a filter used to capture an output point in which a signal-to-noise ratio is maximized for an input in which additive noise is superimposed on a desired digital signal, and noise and a signal are distributed in the same frequency domain. In particular, it is a valid filter.

도 1 은 종래 기술에 따른 코드 포착을 위한 시스템 구성을 나타낸 블록구성도이다.1 is a block diagram showing a system configuration for code acquisition according to the prior art.

도 1을 참조하면, 일단 수신된 각 I채널신호 및 Q채널신호는 필터링된 후 디지털신호로 각각 변환된다.Referring to FIG. 1, once received, each I channel signal and Q channel signal are filtered and converted into digital signals, respectively.

정합 필터(4,9)는 비교하고자 하는 신호의 길이만큼 레지스터 길이를 갖도록 구현된다.The matched filters 4, 9 are implemented to have a register length as long as the length of the signal to be compared.

또한 정합 필터(4,9)는 PN 코드 발생부(11)에서 발생된 PN 코드를 저장하는 레지스터를 가지고 있으며, 수신되어 디지털 변환된 각 I채널신호 및 Q채널신호를 샘플링(Sampling)하여 저장하는 쉬프트 레지스터(미도시)를 구비하고 있다.In addition, the matched filters 4 and 9 have registers for storing the PN codes generated by the PN code generator 11 and sample and store each received and digitally converted I channel signal and Q channel signal. A shift register (not shown) is provided.

따라서, 정합 필터(4,9)는 PN 코드 발생부(11)에서 발생된 PN코드와 쉬프트 레지스터의 값을 곱하고, 이 곱한 결과값을 비교기(13)에서 피크 임계값(Peak threshold)과 비교한다.Accordingly, the matched filters 4 and 9 multiply the PN code generated by the PN code generator 11 and the value of the shift register, and compare the multiplied result with the peak threshold in the comparator 13. .

비교 결과 피크 임계값보다 큰 값이 검출되었을 때를 코드 포착 시점으로한다.When the comparison results in a value greater than the peak threshold is assumed as the code acquisition time.

상기한 종래 기술에 사용되는 정합 필터는 회로가 복잡하여 구현이 어렵고, 특히 확산 요소가 높아 많은 칩을 비교해야 하는 경우에는 정합 필터의 크기가 커지므로 구현이 불가능하다는 문제점이 있다.The matched filter used in the related art is difficult to implement due to a complicated circuit, and particularly, when a large number of chips are to be compared due to a high diffusion factor, the matched filter has a problem in that it cannot be implemented.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 정합 필터의 회로 구성을 단순화하여 코드 포착을 위해 구비된 레지스터의 길이 즉 레지스터의 탭 수를 줄이면서도 원래의 탭 수만큼을 비교할 수 있도록 하고, 이에 따라 고속 코드 포착에 적합한 코드 포착 시스템 및 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve such a problem, and by simplifying the circuit configuration of the matched filter to reduce the length of the register provided for the code capture, that is, the number of taps in the register, while comparing the original number of taps, Accordingly, an object of the present invention is to provide a code acquisition system and method suitable for high speed code acquisition.

상기 목적을 달성하기 위한 본 발명에 따른 코드 포착 시스템 및 방법의 일 특징은, 수신된 I채널 및 Q채널의 신호를 샘플링하여 저장하며, 이와 동시에 상기 수신신호의 샘플링 길이만큼의 PN 코드열을 저장하는 단계와; 상기 샘플링되어 저장된 값과 상기 저장된 PN 코드열을 승산한 후 이 승산값을 미리 설정된 임계값과 비교하는 단계와; 상기 비교 결과에 따라 상기 승산값을 저장하고, 이 저장된 승산값을 상기 수신신호의 심볼길이동안 단계적으로 업데이트하는 단계와; 상기 심볼길이동안 업데이트된 값을 코드 포착을 위해 미리 설정된 피크 임계값과 비교한 후 그 결과에 따라 코드 포착 신호를 출력하는 단계로 이루어진다는 것이다.One feature of the code acquisition system and method according to the present invention for achieving the above object is to sample and store received I and Q channel signals, and at the same time store PN code sequences as long as the sampling length of the received signal. Making a step; Multiplying the sampled stored value by the stored PN code sequence and comparing the multiplied value with a preset threshold value; Storing the multiplication value according to the comparison result and updating the stored multiplication value step by step during the symbol length of the received signal; Comparing the updated value during the symbol length with a preset peak threshold for code acquisition and outputting a code acquisition signal according to the result.

바람직하게는, 상기 샘플링되어 저장된 값과 상기 저장된 PN 코드열을 승산한 값이 상기 미리 설정된 임계값보다 클 경우에 상기 승산값을 저장하고 계속 업데이트하게 되며, 상기 임계값보다 작을 경우에는 상기 저장값들을 초기화하게 된다.Preferably, when the value obtained by multiplying the sampled stored value and the stored PN code string is greater than the preset threshold value, the multiplier value is stored and continuously updated, and when the value is smaller than the threshold value, the stored value is stored. Will initialize them.

상기 목적을 달성하기 위한 본 발명에 따른 코드 포착 시스템 및 방법의 또다른 특징은, 수신된 I채널 및 Q채널의 신호를 샘플링하여 저장하기 위한 데이터 쉬프트 레지스터와 상기 수신신호의 샘플링 길이만큼의 PN 코드열을 저장하기 위한 PN 코드 쉬프트 레지스터를 각각 구비하는 복수개의 정합 필터와; 상기 데이터 쉬프트 레지스터의 저장값과 상기 PN 코드 쉬프트 레지스터의 저장값을 승산한 결과를 상기 수신신호의 심볼길이동안 단계적으로 업데이트하기 위한 복수개의 D 레지스터와; 상기 PN 코드 쉬프트 레지스터에 PN 코드열을 제공하기 위한 PN 코드 발생부를 포함하여 구성된다는 것이다.A further aspect of the code acquisition system and method according to the present invention for achieving the above object is a data shift register for sampling and storing signals of the received I and Q channels and a PN code equal to the sampling length of the received signal. A plurality of matched filters each having a PN code shift register for storing a row; A plurality of D registers for gradually updating a result of multiplying a stored value of the data shift register by a stored value of the PN code shift register during the symbol length of the received signal; And a PN code generator for providing a PN code string to the PN code shift register.

바람직하게는, 상기 D 레지스터의 값을 업데이트하기 시작하는 시점에서 상기 PN 코드 쉬프트 레지스터와 상기 PN 코드 발생부에는 초기에 제공되던 클럭에 비해 상기 수신신호의 심볼길이를 상기 샘플링길이로 나눈 만큼 빠른 배수의 클럭을 제공하게 된다.Preferably, the PN code shift register and the PN code generator are multiples of the symbol length of the received signal divided by the sampling length as compared to a clock that was initially provided to the PN code shift register at the time when the value of the D register starts to be updated. Will provide a clock of.

도 1 은 종래 기술에 따른 코드 포착을 위한 시스템 구성을 나타낸 블록구성도.1 is a block diagram showing a system configuration for code acquisition according to the prior art;

도 2 는 본 발명에 따른 코드 포착을 위한 시스템 구성을 나타낸 블록구성도.2 is a block diagram showing a system configuration for code acquisition according to the present invention;

도 3 은 본 발명에 따른 코드 포착을 위한 정합 필터의 구성을 나타낸 블록구성도.3 is a block diagram showing the configuration of a matched filter for code acquisition according to the present invention;

도 4 는 본 발명에 따른 PN 코드 쉬프트 레지스터 구동 클럭과 정합 필터값 및 D 레지스터값을 나타낸 타이밍도.4 is a timing diagram illustrating a PN code shift register drive clock, a matched filter value, and a D register value in accordance with the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

13,23 : 정합 필터 16,26 : D 레지스터13,23: matched filter 16,26: D register

30 : PN 코드 발생부 31 : 클럭 발생부30: PN code generator 31: clock generator

32 : 피크 검출부 33 : 비교기32: peak detector 33: comparator

40 : 데이터 쉬프트 레지스터 41 : PN 코드 쉬프트 레지스터40: data shift register 41: PN code shift register

이하, 본 발명에 따른 코드 포착 시스템 및 방법에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a code capture system and method according to the present invention will be described with reference to the accompanying drawings.

본 발명에서는 정합 필터의 탭 수를 확산 요소의 1/2, 1/4 또는 1/M으로 줄여서 구현하였으며, 정합 필터의 출력인 정합값이 임계값 이상이 되면 그 순간부터 정합 필터의 PN 코드 쉬프트 레지스터에 클럭 및 PN 코드열을 제공하여 샘플링되어 저장된 데이터 쉬프트 레지스터와 PN 코드 쉬프트 레지스터가 계속 정합되도록 하였다.In the present invention, the number of taps of the matched filter is reduced to 1/2, 1/4, or 1 / M of the diffusion element. When the matched output value of the matched filter becomes greater than or equal to the threshold value, the PN code shift of the matched filter starts from that moment. The clock and PN code sequences were provided in the registers to ensure that the sampled and stored data shift registers and the PN code shift registers were matched continuously.

이를 위해 PN 코드 쉬프트 레지스터에 제공되는 클럭은 칩 속도의 8배 또는 M배가 되도록 하며, 이 클럭은 PN 코드 발생부에도 제공되도록 하였다.For this purpose, the clock provided to the PN code shift register is to be 8 times or M times the chip speed, and this clock is also provided to the PN code generator.

도 2 는 본 발명에 따른 코드 포착을 위한 시스템 구성을 나타낸 블록구성도이다.2 is a block diagram showing a system configuration for code acquisition according to the present invention.

도 2를 참조하면, 본 발명에 따른 코드 포착을 위한 시스템 구성에서 동작원리는 종래와 동일하나 정합 필터(13,23)에 구비된 레지스터의 길이 즉 레지스터 탭 수를 줄이고, 줄어든 탭 수만큼을 보상해주기 위해 정합값(Matched value)을 저장하기 위한 레지스터 및 합산부를 추가한다.Referring to Figure 2, the operation principle in the system configuration for code acquisition according to the present invention is the same as the conventional, but the length of the register provided in the matching filter (13, 23), that is, reduce the number of register taps, and compensates for the reduced number of taps Add registers and adders to store matched values.

다시 말하자면 정합 필터(13,23)는 도 3에 도시된 바와 같이 수신되어 디지털 변환된 신호를 샘플링하여 저장하는 데이터 쉬프트 레지스터(40)와 PN 코드 발생부(30)에서 발생된 PN 코드를 저장하는 PN 코드 쉬프트 레지스터(41)를 구비하게 된다.In other words, the matched filters 13 and 23 store the data shift register 40 and the PN code generated by the PN code generator 30 for sampling and storing the received digitally converted signal as shown in FIG. 3. The PN code shift register 41 is provided.

도 3 은 본 발명에 따른 코드 포착을 위한 정합 필터의 구성을 나타낸 블록구성도이며, 도 2 및 도 3을 참조하여 본 발명에 따른 CDMA 수신장치에서의 코드 포착 방법을 설명한다.3 is a block diagram showing the configuration of a matched filter for code acquisition according to the present invention, and with reference to FIGS. 2 and 3, a code acquisition method in the CDMA receiver according to the present invention will be described.

먼저, 구비된 모든 레지스터를 초기화하게 되는데, D 레지스터(16,26)를 '0'으로 셋팅하고, PN 코드 발생부(30)에서는 정합 시키고자 하는 PN 코드열의 시작점으로 초기화한다.First, all of the provided registers are initialized. The D registers 16 and 26 are set to '0', and the PN code generator 30 initializes them to the starting point of the PN code string to be matched.

이후 PN 코드 발생부(30)의 출력은 PN 코드 쉬프트 레지스터(41)에 입력시키면서 정합시키고자 하는 PN 코드열을 PN 코드 쉬프트 레지스터(41) 길이만큼 저장한 후 그 값을 유지한다.Thereafter, the output of the PN code generator 30 stores the PN code string to be matched by the length of the PN code shift register 41 while inputting it to the PN code shift register 41 and maintains the value thereof.

이 때 I채널 및 Q채널을 통해 수신된 각 신호는 AD변환부(12,22)에서 각각 디지털신호로 변환된 후 정합 필터(13,23)에 입력된다.At this time, the signals received through the I channel and the Q channel are converted into digital signals by the AD converters 12 and 22, respectively, and then input to the matching filters 13 and 23.

정합 필터(13,23)는 입력된 각 디지털신호를 샘플링하여 데이터 쉬프트 레지스터(40)에 입력시킨다.The matched filters 13 and 23 sample each input digital signal and input the same to the data shift register 40.

데이터 쉬프트 레지스터(40)는 AD변환부(12,22)의 출력 디지털신호를 샘플링 단위에 따라 4비트씩 저장하고, 데이터 쉬프트 레지스터(40)의 길이 즉 탭 수는 PN 코드 쉬프트 레지스터(41)와 같이 확산 요소의 1/2, 1/4 또는 1/M으로 정한다.The data shift register 40 stores the output digital signals of the AD converters 12 and 22 by 4 bits in accordance with the sampling unit, and the length of the data shift register 40, that is, the number of taps, corresponds to the PN code shift register 41. Similarly, it is defined as 1/2, 1/4 or 1 / M of the diffusion element.

이후 데이터 쉬프트 레지스터(40)에 4비트 단위로 저장되어 있던 각 채널신호는 PN 코드 쉬프트 레지스터(41)에 저장되어 있는 PN 코드열과 승산된다.Thereafter, each channel signal stored in the data shift register 40 in units of 4 bits is multiplied by the PN code string stored in the PN code shift register 41.

이렇게 승산된 결과값은 매 샘플링 주기마다 임계값과 비교하게 되며, 만약 비교된 임계값보다 큰 정합값이 검출되었을 때는 그 결과를 D 레지스터(16,26)에 저장한다.The multiplied result is compared with a threshold value at every sampling period. If a match value larger than the compared threshold value is detected, the result value is stored in the D registers 16 and 26.

이렇게 임계값보다 큰 정합값이 발생되면 일단 코드가 포착되었다고 가정하고, 클럭을 공급받지 못해 정지해 있던 PN 코드 발생부(30)에 빠른 클럭을 공급하여 지연된 칩 수만큼을 만회할 수 있도록 한다.When a matching value larger than the threshold value is generated, it is assumed that a code is captured once, and a fast clock is supplied to the PN code generator 30 which is stopped because the clock is not supplied, thereby retrieving the number of delayed chips.

지연된 칩이 만회되면, 정상적인 클럭에 의해 PN 코드 발생부(30)를 동작시키고, 동시에 정합 필터(13,23)의 PN 코드 쉬프트 레지스터(41)도 같은 클럭속도에 따라 PN 코드 발생부(30)의 출력을 저장할 수 있도록 한다.When the delayed chip is retrieved, the PN code generator 30 is operated by a normal clock, and at the same time, the PN code shift register 41 of the matched filters 13 and 23 also operates at the same clock speed. Allows you to save the output of

이와 같이 일시적으로 빠른 클럭을 제공받아 데이터 쉬프트 레지스터(40)와 위상을 일치시킨 PN 코드 쉬프트 레지스터(41)는 동기된 상태에서 데이터 쉬프트 레지스터(40)에 저장된 채널신호를 PN 코드 발생부(30)의 PN 코드열과 곱한 후 이에 따른 정합값을 출력하게 된다.As described above, the PN code shift register 41, which is temporarily supplied with a fast clock and is in phase with the data shift register 40, transmits the channel signal stored in the data shift register 40 in a synchronized state to the PN code generator 30. After multiplying by PN code string, the matching value is output.

이 때 피크 검출부(32)에서 정합 필터(13,23)의 출력인 정합값이 임계값보다 계속 큰 값으로 검출되면, 정합 필터(13,23)의 출력시간만큼 보정된 PN 코드 쉬프트 레지스터(41)의 탭 수만큼의 클럭에 따른 D 레지스터(16,26)의 출력과 정합 필터(13,23)의 출력인 정합값을 합산하여 D 레지스터(16,26)의 값을 업데이트(update)한다.At this time, if the matching value, which is the output of the matching filters 13 and 23, is continuously detected by the peak detector 32 as a value larger than the threshold value, the PN code shift register 41 corrected by the output time of the matching filters 13 and 23 is used. The value of the D registers 16 and 26 is updated by summing the outputs of the D registers 16 and 26 according to the clock of the number of taps) and the matching values which are the outputs of the matching filters 13 and 23.

D 레지스터(16,26)의 업데이트는 수신된 각 채널의 심볼길이동안 반복하여, 그 값이 비교기(33)의 피크 임계값을 초과하면 정합 필터(13,23)는 올바르게 코드를 포착했다고 결정하고 코드 포착 신호를 출력한다.The update of the D registers 16, 26 is repeated for the symbol length of each received channel, and if the value exceeds the peak threshold of the comparator 33, the matched filter 13, 23 determines that the code has been correctly captured. Output the code acquisition signal.

그러나, 수신된 각 채널의 심볼길이동안에 피크 검출부(32)에서 정합 필터(13,23)의 출력인 정합값이 임계값보다 작은 값으로 검출되면, 코드 포착 실패로 간주하여 다시 정합 필터(13,23)의 레지스터를 초기화한 후 지금까지의 동작을 다시 수행하게 된다.However, if the matching value, which is the output of the matching filters 13 and 23, is detected by the peak detector 32 during the symbol length of each received channel as a value smaller than the threshold value, it is regarded as a code acquisition failure and the matching filter 13, After initializing the register of 23), the operation so far is performed again.

지금까지의 본 발명에 따른 코드 포착 방법에서, 정합 필터(13,23)의 회로 구성은 1/M만큼의 탭 수가 단순화되지만 실제로 코드 포착을 결정하기 위한 적분길이는 1/M 길이의 정합 필터(13,23)를 심볼길이동안 M번 반복하게 되므로, 기존과 같은 적분길이를 갖게 된다.In the code capture method according to the present invention so far, the circuit configuration of the matched filters 13 and 23 simplifies the number of taps by 1 / M, but the integral length for actually determining the code capture is 1 / M length matched filter ( 13, 23) is repeated M times during the symbol length, and thus has the same integration length as before.

특히 싱글 칩(Single chip)을 상관시켜 적분하는 방법에 비해 보다 빠른 코드 포착이 가능하다는 장점이 있다.In particular, there is an advantage that faster code capture is possible than a method of integrating and integrating a single chip.

도 4 는 본 발명에 따른 PN 코드 쉬프트 레지스터 구동 클럭과 정합 필터값 및 D 레지스터값을 나타낸 타이밍도이다.4 is a timing diagram illustrating a PN code shift register driving clock, a matched filter value, and a D register value according to the present invention.

도 4를 참조하면, 초기에는 PN 코드 쉬프트 레지스터(41)에 PN 코드열을 저장하기 위하여 클럭을 구동하다가 데이터 쉬프트 레지스터(40)의 길이만큼 데이터를 채우는 시간(Tm)이 지나면 정합 필터(13,23)의 출력이 임계값 이상이 될 때까지 기다린다.Referring to FIG. 4, initially, the clock is driven to store the PN code string in the PN code shift register 41, and when the time Tm of filling the data by the length of the data shift register 40 passes, the matched filter 13, Wait until the output of 23) is above the threshold.

일단 정합이 발생하면 출력된 정합값은 하이(High)값을 갖게 되는데, 이후 클럭의 부재로 인해 잠시 감소하게 된다.Once a match occurs, the output match has a high value, which then decreases temporarily due to the absence of a clock.

하지만 정합 발생에 따라 PN 코드 쉬프트 레지스터(41)의 변화에 따라 다시 증가하여 하이(High)를 나타내게 된다.However, as the matching occurs, the PN code shift register 41 increases again to show high.

이후 정합값은 수신된 각 채널의 신호에 따라 변화가 있을 수 있으나 임계값보다 큰 값을 유지하게 된다.Thereafter, the matching value may change depending on the received signal of each channel, but the value is kept larger than the threshold value.

이에 D 레지스터(16,26)는 매 Tm마다 정합값을 더하여 계속 업데이터함에 따라 도 4 에 도시된 바와 같이 계단형으로 그 값이 변하게 된다.As the D registers 16 and 26 continue to update by adding matching values every Tm, the values of the D registers 16 and 26 change in a stepped manner as shown in FIG.

지금까지 설명한 본 발명에 따른 코드 포착 시스템 및 방법에 따르면, 코드 포착을 위해 사용될 정합 필터의 탭 수를 줄이면서도 원래의 탭 수만큼을 비교한 후 정합 여부를 결정하게 되므로, 회로 구성을 복잡도를 감소시키면서도 정합 필터를 이용한 기존의 코드 포착과 동일한 성능을 발휘한다는 효과가 있다.According to the code acquisition system and method according to the present invention described above, it is possible to reduce the complexity of the circuit configuration by reducing the number of taps of the matched filter to be used for code capture and comparing the original taps to determine the match. At the same time, it has the same performance as conventional code capture using a matched filter.

또한, 동기신호가 주기에 따라 반복적으로 수신되는 차세대 이동통신에서 본 발명에 따른 코드 포착 방법은 더욱 유용할 것이다.In addition, the code acquisition method according to the present invention will be more useful in the next generation mobile communication in which a synchronization signal is repeatedly received in cycles.

Claims

Sampling and storing the received signals of the I channel and the Q channel, and simultaneously storing PN code sequences equal to the sampling length of the received signal;

Multiplying the sampled stored value by the stored PN code sequence and comparing the multiplied value with a preset threshold value;

Storing the multiplication value according to the comparison result and updating the stored multiplication value step by step during the symbol length of the received signal;

Comparing the updated value during the symbol length with a predetermined peak threshold for code acquisition and outputting a code acquisition signal according to the result.

The method of claim 1, wherein the multiplication value is stored and continuously updated when the value obtained by multiplying the sampled stored value and the stored PN code string is greater than the preset threshold value. And a method of capturing the stored values.

A plurality of matched filters each having a data shift register for sampling and storing the received signals of the I and Q channels and a PN code shift register for storing a PN code string equal to the sampling length of the received signal;

A plurality of D registers for gradually updating a result of multiplying a stored value of the data shift register by a stored value of the PN code shift register during the symbol length of the received signal;

And a PN code generator for providing a PN code string to the PN code shift register.

4. The PN code shift register and the PN code generator are divided by the symbol length of the received signal as compared to a clock that is initially provided to the PN code shift register at the time point when the value of the D register starts to be updated. Code acquisition system, characterized by providing a fast multiple of the clock.