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KR100300034B1 - 반도체소자의기판전압인가회로 - Google Patents

반도체소자의기판전압인가회로 Download PDF

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Abstract

본 발명은 반도체 소자의 메모리셀부로 인가되는 기판전압의 레벨을 선택적으로 조절할 수 있는 기판전압 인가회로에 관한 것이다.
이를위해 본 발명은 트리플웰 공정으로 제작된 반도체소자에 있어서,
발진신호(OSC)를 발생하는 발진회로부(100)와, 발진회로부(100)에서 출력된 발진신호(OSC)에 따라 펌핑동작을 수행하여 기판전압(Vbb)을 출력하는 펌핑부(200)와, 외부로부터 인가되는 신호들을 코딩하여 선택신호를 출력하는 벤더테스트모드발생부(300)와, 상기 벤더테스트모드발생부(300)의 선택신호에 따라 선택된 복수의 센싱 포인트로, 상기 펌핑부(200)에서 출력된 기판전압(Vbb)의 전압레벨을 감지하여 발진회로부(100)로 출력하는 레벨감지부(400)로 구성된다.

Description

반도체 소자의 기판전압 인가회로{SUBSTRATE VOLTAGE SOURCE BIASING CIRCUIT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 기판전압 인가회로에 관한 것으로, 특히, 트리플 웰(Tripple Well)공정으로 제작되는 반도체 소자에서 원하는 기판전압을 선택적으로 발생시킬 수 있는 기판전압 인가회로에 관한 것이다.
종래의 씨모스(CMOS)공정에 의한 반도체소자는 피 타입(P-type)의 기판상에 트윈웰(Twin Well; P-Well & N-Well) 공정이 사용되는데, 각각 피웰(P-Well)에는 기판전압(Vbb)이, 엔웰(N-Well)에는 전원전압(Vcc)이 인가된다.
그런데, 디바이스의 고집적화에 따라 소자의 미세화 및 신뢰성 개선을 위해 트윈웰 공정이 트리플웰(Tripple-Well) 공정으로 변화되는 추세에 있다.
트리플웰 공정에서 반도체소자는 도1에 도시된 바와 같이, 메모리셀부(1)와 주변회로부(2)로 나누어지고, 메모리셀부(1)는 딥 엔웰(deep N-Well)내에 피웰(P-Well)이 포함되며, 주변회로부(2)는 피웰(P-Well)과 엔웰(N-Well)로 구성된다.
이때, 주변회로부(2)의 피웰(P-Well)에는 접지전압(Vss)이, 엔웰(N-Well)에는 전원전압(Vcc)이 인가되고, 메모리셀부(1)의 딥 엔웰(deep N-Well)에는 전원전압(Vcc) 또는 승압전압(Vpp)이, 피웰(P-Well)에는 기판전압(Vbb)이 인가 된다.
그리고, 상기 메모리셀부(1)의 피웰(P-Well)에 인가되는 기판전압(Vbb)은 반도체소자에 내장된 기판전압발생회로로부터 인가된다.
도 2는 종래 기판전압발생회로의 블록도로서, 이에 도시된 바와같이 발진신호(OSC)를 발생하는 발진회로부(10)와, 이 발진회로부(10)에서 출력된 발진신호(OSC)에 따라 펌핑동작을 수행하여 기판전압(Vbb)을 발생하는 펌핑부(20)와, 미리 설정된 센싱포인트에 따라, 상기 펌핑부(20)로부터 출력되는 기판전압(Vbb)의 전압레벨을 감지하여 상기 발진회로부(10)에 감지신호(OSCSW)를 출력하는 레벨감지부(30)로 구성된다.
이때, 발진회로부(10)와 펌핑부(20)는 일반적으로 알려진 회로를 사용한다.
상기 레벨감지부(30)는 펌핑부(20)에서 출력된 기판전압(Vbb)이 소스 및 서브스트레이트로 인가되고, 게이트에는 접지전압(Vss)이 인가되며,드레인은 발진회로부(10)와 연결된 센싱용 엔모스트랜지스터(N1)로 이루어진다. 이때, 상기 센싱용 엔모스트랜지스터(N1)는 딥 엔웰(deep N-Well)내의 트랜지스터이다.
이와같이 구성된 종래의 기판전압 인가회로의 동작 및 작용을 도2를 참조하여 설명하면 다음과 같다.
펌핑부(20)는 발진회로부(10)에서 출력된 발진신호(OSC)에 따라, 펌핑동작을 수행하여 기판전압(Vbb)을 메모리셀부(1)로 출력한다. 이때, 레벨감지부(30)는 펌핑부(20)에서 출력된 기판전압(Vbb)을 센싱하여, 그 기판전압(Vbb)이 미리 설정된 소정 레벨(센싱포인트)이하로 되면 발진회로부(10)를 정지시키기위한 감지신호(OSCSW)를 출력하고, 기판전압(Vbb)이 소정 전압레벨이상이면 발진회로부(10)를 계속 동작시키기위한 감지신호(OSCSW)를 출력한다.
즉, 도 3의A와 같이 펌핑부(20)로부터 출력되는 기판전압(Vbb)이 소정의 전압레벨(센싱포인트) 보다 낮게 되면, 레벨감지부(30)의 센싱용 엔모스트랜지스터(N1)가 턴오프되어 감지신호(OSCSW)가 출력되지 않으므로 발진회로부(10)는 동작을 정지한다. 반면에, 기판전압(Vbb)이 도 3의B와 같이 소정의 전압레벨보다 높게 되면, 센싱용 엔모스트랜지스터(N1)가 턴온되고, 그 턴온된 엔모스트랜지스터(N1)를 통하여 기판전압(Vbb)이 감지신호(OSCSW)로 출력되어 발진회로부(10)가 다시 동작된다. 이때, 상기 레벨감지부(30)의 센싱포인트(소정의 전압레벨)는 센싱용 엔모스트랜지스터(N1)의 턴온전압에 의해 결정된다.
따라서, 상기 레벨감지부(30)에서 출력된 감지신호(OSCSW)에 따라 발진회로부(10)의 가동이 조절됨으로써, 기판전압발생회로는 일정한 기판전압(Vbb)을 메모리셀부(1)로 출력하게 된다.
그리고, 종래의 반도체소자는 메모리셀이 딥 엔웰(deep N-Well)내의 피웰(P-Well)에 구성되어 있기 때문에, 웨이퍼의 레벨을 테스트할 때 기판전압발생회로의 동작을 정지시킨 후, 외부에서 원하는 레벨의 전원을 기판전압(Vbb) 입력패드로 인가한다.
그러나, 패키지가 완료된 상태에서는 외부에서 기판전압(Vbb)을 변화시켜 인가하는 것이 불가능하기 때문에, 메모리셀의 불량분석 및 특성 판단시에 기판전압(Vbb)의 의존성에 따른 평가가 불가능하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 외부장치로부터 인가되는 선택신호에 따라, 기판전압의 전압레벨이 변화되는 것을 복수로 감지하고, 반도체 소자의 메모리셀부로 인가되는 기판전압의 전압레벨을 선택적으로 조절할 수 있는 반도체 소자의 기판전압 인가회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 트리플 웰공정으로 제작되는 반도체소자에 있어서, 발진신호(OSC)를 발생하는 발진회로부와, 이 발진회로부에서 출력된 발진신호(OSC)에 따라 펌핑동작을 수행하여 기판전압(Vbb)을 출력하는 펌핑부와, 외부로부터 인가하는 복수의 신호를 코딩하여 감지레벨 선택신호를 출력하는 벤더테스트모드발생부와, 상기 벤더테스트모드발생부의 감지레벨 선택신호에 따라 선택된 복수의 센싱 포인트에 의해, 상기 펌핑부에서 출력된 기판전압(Vbb)의 전압레벨을 감지하여 상기 발진회로부에 출력하는 레벨감지부를 포함하는 것을 특징으로 한다.
도1은 트리플웰공정으로 제작된 반도체소자의 단면도.
도2는 종래의 기판전압 인가회로를 보인 블록도.
도3은 도2에 있어서, 레벨감지부의 동작을 보인 파형도.
도4는 본 발명에 의한 기판전압 인가회로를 보인 블록도.
도5는 도4에 있어서, 레벨감지부의 상세 회로도.
도6은 도4에 있어서, 레벨감지부의 동작을 보인 파형도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100 : 발진회로부 200 : 펌핑부
300 : 벤더테스트모드발생부 400 : 레벨감지부
41a∼41n : 레벨감지단 N42∼N47 : 엔모스트랜지스터
도4는 본 발명에 따른 반도체 소자의 기판전압 인가회로의 블록도로서, 발진회로부(100), 펌핑부(200), 벤더테스트모드발생부(300) 및 레벨감지부(400)로 구성된다.
여기서, 발진회로부(100)와 펌핑부(200)는 각각 일반적으로 알려진 발진동작 및 펌핑동작을 수행하는 회로를 사용한다.
그리고, 벤더테스트모드발생부(300)는 외부장치(미도시)로부터 인가하는 더블유씨비알(WCBR)신호, 고전압의 전원전압(Vcc) 및 어드레스신호를 코딩하여 그에 해당하는 감지레벨 선택신호(DETa∼DETn)를 출력한다.
또한, 상기 레벨감지부(400)는 도 5에 도시한 바와 같이, 입력단자와 출력단자사이에 복수개의 레벨감지단(41a∼41n)이 병렬연결되고, 그들 각 레벨감지단(41a∼41n)은 상기 펌핑부(200)로부터 출력되는 기판전압(Vbb)을 각기 다른 레벨의 센싱포인트로 센싱한후 벤더테스트모드발생부(300)에서 출력된 복수의 레벨감지 선택신호(DETa∼DETn)에 따라 상기 센싱신호중 하나를 선택하여 소정 레벨의 감지신호(OSCSW)를 출력한다.
상기 복수개의 레벨감지단(41a∼41n)은 소스 및 서브스트레이트로는 기판전압(Vbb)이 인가되고, 게이트로는 접지전압(Vss)이 인가되는 센싱용 엔모스트랜지스터(N42)와, 그 센싱용엔모스트랜지스터(N42)의 드레인에 소스가 연결되고, 드레인은 발진회로부(100)와 연결되며, 게이트로는 벤더테스트모드발생부(300)로부터 출력되는 감지레벨 선택신호(DETa∼DETn)가 인가되는 스위칭 엔모스트랜지스터(N43)로 구성된다.
여기서, 상기 레벨감지단(41a∼41n)의 내부 구성은 각각 동일하나 부호는 다르게 부여한다. 그리고, 그들 레벨감지단(41a∼41n)의 각 센싱용 엔모스트랜지스터(N42,N44,N46)는 변화되는 기판전압(Vbb)의 전압레벨을 각각 다른 레벨에서 센싱할 수 있도록, 서로 다른 사이즈로 구성된다.
이와같이 구성된 본 발명의 동작 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 발진회로부(100)가 발진신호(OSC)를 출력하면, 펌핑부(200)는 그 발진신호(OSC)를 펌핑하여 기판전압(Vbb)을 메모리셀부로 출력한다.
이어서, 레벨감지부(400)는 상기 펌핑부(200)로부터 출력되는 기판전압(Vbb)의 전압레벨을 복수의 센싱 포인트에 의해 감지한 후, 외부의벤더테스트모드발생부(300)로부터 출력된 감지레벨 선택신호(DETa∼DETn)에 따라 해당레벨의 감지신호(OSCSW)를 발진회로부(100)로 출력한다.
이때, 상기 레벨감지부(400)의 복수의 센싱 포인트는 복수개의 레벨감지단(41a∼41n)의 센싱용 엔모스트랜지스터(N42,N44,N46)의 사이즈를 다르게 되도록 하여 결정되며, 상기 벤더테스트모드발생부(300)로부터 출력된 감지레벨 선택신호(DETa∼DETn)에 의해 복수개의 레벨감지단(41a∼41n) 중 1개의 레벨감지단이 선택되는 것이다.
예를들어, 상기 벤더테스트모드발생부(300)로부터 출력된 감지레벨 선택신호(DETa∼DETn)가 '10...0'라면, 레벨감지단(41a)의 스위칭 엔모스 트랜지스터(43)가 턴온되어, 첫 번째 감지단(41a)만이 선택된다. 따라서, 첫 번째 센싱용 엔모스트랜지스터(N42)의 사이즈에 의해 결정된 센싱포인트에 따라 감지신호(OSCSW)가 출력되며, 발진회로부(100)는 그 감지신호(OSCSW)에 따라 가동정지 또는 발진신호(OSC)를 펌핑부(200)로 출력한다.
상기의 동작은 벤더테스트모드발생부(300)로부터 출력되는 감지레벨 선택신호(DETa∼DETn)에 의해 복수개의 레벨감지단(41a∼41n) 중 첫 번째만 선택되는 경우이다. 따라서, 레벨감지단(41a∼41n)중에서 두 번째 레벨감지단(41b)이 선택되는 경우 또는 복수개의 레벨감지단이 선택되는 경우에는 레벨감지부(400)의 감지신호(OSCSW)가 변화되고, 결국 펌핑부(200)는 이전에 발생된 기판전압(Vbb)과는 다른 레벨의 기판전압(Vbb)을 메모리셀부로 출력하게 된다.
도6은 벤더테스트모드발생부(300)에서 출력된 감지레벨 선택신호(DETa∼DETn)에 의해 선택된 센싱 포인트에 따른 레벨감지부(400)의 동작상태를 보인 것으로, 도6의 ①은 일반적인 센싱포인트에 의한 것이고, ②는 임의로(벤더테스트모드발생부(300)로부터 출력되는 감지레벨 선택신호(DETa∼DETn)에 의해) 높게 조절된 센싱 포인트에 의한 것이며, ③은 임의로 낮게 조절된 센싱 포인트에 의한 것이다. 따라서, 상기 센싱포인트의 변화에 의해 발진회로부(100)가 동작 또는 정지되는 점 A, B도 변화된다.
한편, 상기 벤더테스트모드발생부(300)는 외부장치로부터 인가하는 더블유씨비알(WCBR)신호, 하이레벨의 전원전압(SVcc) 및 어드레스신호를 코딩하여, 그에 해당하는 감지레벨 선택신호(DETa∼DETn)를 레벨감지부(400)로 출력하고, 그 레벨감지부(400)로 입력된 선택신호는 상기 레벨감지단(41a∼41n)의 각각의 스위칭 엔모스트랜지스터를 인에이블시켜, 해당 센싱포인트의 레벨감지단이 선택되게 하며, 이때, 레벨감지단(41a∼41n)의 수는 상기 감지레벨 선택신호(DETa∼DETn)의 비트수에 따라 결정된다.
여기서, 상기 더블유씨비알(WCBR)신호는 메모리소자의 동작시 라이트인에블신호(W/E)신호가 카스(CAS)신호 보다 먼저 입력되는 것을 알려주는 신호이고, 하이레벨의 전원전압(SVcc)은 벤더 테스트시에 사용되는 임의의 전원이다(예를들어 6V 이상).
이와같이, 상기 벤더테스트모드발생부(300)로부터 출력되는 감지레벨 선택신호(DETa∼DETn)에 의해 레벨감지단(41a∼41n)은 하나 또는 복수개가 선택되고, 그 선택된 레벨감지단(41a∼41n)에 의해 서로 다른 감지신호(OSCSW)가 각기 출력된다.
따라서, 최종 펌핑부(200)로부터 출력되는 기판전압(Vbb)은 벤더테스트모드발생부(300)로부터 출력되는 감지레벨 선택신호(DETa∼DETn)에 따라 서로 다르게 출력된다.
즉, 상기 기판전압(Vbb)은 패키지의 제조가 완료되어도 일정하게 셋팅된 기판전압의 레벨 보다도 높거나 또는 낮게 조절할 수가 있다.
상술한 바와같이, 본 발명은 트리플웰 공정으로 제작된 반도체 소자의 패키지가 완료된 상태에서도 기판전압의 레벨을 조절하여 공급할 수 있기 때문에, 메모리셀의 불량분석 및 특성 평가가 가능하고, 수율향상 및 특성을 개선할 수 있는 효과가 있다.
또한, 외부에서 입력된 감지레벨 선택신호에 따라 미리 설정된 센싱 포인트에 해당되는 기판전압을 센싱하여 출력할 수 있고, 일반적으로 사용하지 않는 벤더(Vendor)테스트 모드를 사용함으로써, 반도체 소자의 패키지의 제조가 완료된 상태에서도 기판전압이 변화되도록 하는 선택신호를 공급할 수 있는 효과가 있다.

Claims (4)

  1. 트리플웰 공정으로 제작된 반도체소자에 있어서,
    발진신호(OSC)를 발생하는 발진회로부(100)와,
    상기 발진회로부(100)에서 출력된 발진신호(OSC)에 따라 펌핑동작을 수행하여 기판전압(Vbb)을 출력하는 펌핑부(200)와,
    외부로부터 인가하는 신호들을 코딩하여 그에 해당하는 감지레벨 선택신호를 출력하는 벤더테스트모드발생부(300)와,
    상기 벤더테스트모드발생부(300)의 감지레벨 선택신호에 따라 선택된 복수의 센싱 포인트에 의해, 상기 펌핑부(200)에서 출력된 기판전압(Vbb)의 전압레벨을 감지하여 발진회로부(100)로 출력하는 레벨감지부(400)로 구성된 것을 특징으로 하는 반도체 소자의 기판전압 인가회로.
  2. 제1항에 있어서, 상기 레벨감지부(400)는 펌핑부(200)에서 출력된 기판전압(Vbb)을 센싱하는 복수개의 레벨감지단(41a∼41n)이 병렬연결되어, 상기 벤더테스트모드발생부(300)에서 출력된 감지레벨 선택신호(DETa∼DETn)에 의해 선택되게 구성된 것을 특징으로 하는 반도체 소자의 기판전압 인가회로.
  3. 제2항에 있어서, 상기 복수의 레벨감지단(41a∼41n)은 소스 및 서브스트레이트로는 기판전압(Vbb)이 인가되고, 게이트로는 접지전압(Vss)이 인가되는 센싱용 엔모스트랜지스터(N42)와,
    상기 센싱용 엔모스트랜지스터(N42)의 드레인에 소스가 연결되고, 드레인은 발진회로부(100)와 연결되며, 게이트로는 상기 벤더테스트모드발생부(300)로부터 출력되는 감지레벨 선택신호(DETa∼DETn)가 인가되는 스위칭 엔모스트랜지스터(N43)로 구성된 것을 특징으로 하는 반도체 소자의 기판전압 인가회로.
  4. 제1항에 있어서, 상기 벤더테스트모드발생부(300)는 외부장치로부터 인가하는 더블유씨비알(WCBR)신호, 하이레벨의 전원전압(SVcc) 및 어드레스신호를 코딩하여 그에 해당하는 감지레벨 선택신호를 상기 레벨감지부(400)로 출력하게 구성된 것을 특징으로 하는 반도체 소자의 기판전압 인가회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4651766B2 (ja) * 1999-12-21 2011-03-16 富士通セミコンダクター株式会社 半導体記憶装置
KR100317197B1 (ko) * 1999-12-27 2001-12-24 박종섭 기판 바이어스 회로
US7956594B2 (en) * 2005-07-05 2011-06-07 Freescale Semiconductor, Inc. Device and method for compensating for voltage drops
KR101160838B1 (ko) * 2005-11-14 2012-07-03 삼성전자주식회사 표시 장치
JP2007303874A (ja) * 2006-05-09 2007-11-22 Fujitsu Ltd 電源センス回路，電源供給システム，及び集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
KR0158478B1 (ko) * 1994-12-21 1999-02-01 김광호 반도체 메모리장치의 기판전압 조절회로
KR0142967B1 (ko) * 1995-04-26 1998-08-17 김광호 반도체 메모리장치의 기판 전압 제어회로
US5602794A (en) * 1995-09-29 1997-02-11 Intel Corporation Variable stage charge pump
JP3245037B2 (ja) * 1996-02-05 2002-01-07 株式会社東芝 半導体集積回路装置
KR100273210B1 (ko) * 1997-04-22 2000-12-15 김영환 데이터 입출력 감지형 기판전압 발생회로
KR19990050472A (ko) * 1997-12-17 1999-07-05 구본준 승압전압 발생회로

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