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KR100296561B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

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KR100296561B1
KR100296561B1 KR1019980005923A KR19980005923A KR100296561B1 KR 100296561 B1 KR100296561 B1 KR 100296561B1 KR 1019980005923 A KR1019980005923 A KR 1019980005923A KR 19980005923 A KR19980005923 A KR 19980005923A KR 100296561 B1 KR100296561 B1 KR 100296561B1
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Abstract

부하 트랜지스터로부터 메모리 셀 어레이까지의 거리를 각 블럭에서 균등하게 하고 블럭간에서의 기록 특성의 차를 억제한다.
메모리 셀이 행렬 형태로 배열된 메모리 셀 어레이에 관하여, 부분적으로 기록/소거가 가능하도록 복수의 블럭 Block0-j로 통합되어 분할되어 있다. 기록시의 부하 회로(15)는 LOAD00-ij로 하여 복수의 메모리 셀 어레이단 각각에 대응하도록 분산하여 배치되어 있다. 부하 회로(15)는 선택된 메모리 셀 어레이에 대한 소정의 기록시에 있어서, 분산하여 배치된 것 전부가 활성화하여 상기 각 버스선에 상기 부하에 따른 전류를 공급한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}
본 발명은 특히 MOS형 트랜지스터를 기억 소자로서 사용한 데이타의 기록/판독이 가능한 반도체 기억 장치에 관한 것이다.
전기적으로 데이타의 소거를 행하는 EEPROM의 메모리 셀로서 사용되는 불휘발성 트랜지스터는 도 3에 도시한 바와 같이 각각 절연막에 의해서 분리된 2 층의 다결정 실리콘으로 형성된다. 제1층의 다결정 실리콘 층에 의해서 부유 게이트(701)가, 제2층의 다결정 실리콘에 의해서 제어 게이트(702)가 각각 구성되어 있다.
도면 참조 번호(703)는 소스, 도면 참조 번호(704)는 드레인, 도면 참조 번호(705)는 실리콘 기판, 도면 참조 번호(706)는 콘택트 홀이며, 도면 참조 번호(707)는 Al(알루미늄)으로 형성된 데이타선이며, 콘택트 홀(706)을 통해서 드레인(704)에 접속된다. 이러한 구조의 메모리 셀에서의 데이타의 기록, 판독 및 소거 동작을 이하에 설명한다.
기록 동작은 드레인 전위 VD를 5.5V, 제어 게이트 전위 VCG를 10V, 소스 전위 VS를 0V로 각각 설정하고, 부유 게이트에 열 전자(hot electron)를 주입함으로써 행해진다.
소거 동작은 제어 게이트 전위 VCG를 -7V, 드레인 전위 VD를 플로팅으로 하여, 소스에 예를 들면 6.5V를 인가한다. 이 때에 부유 게이트내의 전자는 터널 효과에 의해서 소스로 끌려 인출된다.
판독 동작은 제어 게이트 전위 VCG를 5V, 드레인 전위 VD를 0.8V, 소스 전위 VS를 0V로 각각 설정함으로써 행해진다. 이 때에 메모리 셀의 기억 데이타가 "0"(기록 상태)에서는 소스, 드레인 사이에서는 전류가 거의 흐르지 않고, 기억 데이타가 "1"(소거 상태)에서는 소스, 드레인 사이에 60㎂정도의 셀 전류가 흐른다.
이와 같은 메모리 셀을 갖는 반도체 기억 장치는 도 4에 도시한 바와 같이 메모리 셀 어레이에 관하여 부분적으로 기록/소거가 가능하도록 복수의 블럭(Block0-j)로 분할되어 있다. 도 4에 있어서, 각 블럭으로 분할된 메모리 셀 어레이는 컬럼 게이트(11)를 개재하여 대응하는 데이타 버스선 DL0-DLi에 각각 접속된다. 데이타 버스선은 예를 들면, 센스 앰프를 개재하여 버퍼 회로(13)에 연결된다.
또, 데이타 버스선에는 비교적 큰 사이즈의 트랜지스터로 구성되는 부하 회로(14)가 메모리 셀 어레이 이외의 떨어진 부분에 일체로 설치되어 있다. 결국, 데이타 버스선 DL0-i의 기생 저항에 의해서 부하 회로로부터의 거리가 가까운 블럭(Block0)과, 이것에 비하여 부하 회로로부터의 거리가 먼 블럭 (Blockj)에서는 전위 강하의 차가 생긴다. 따라서, 각 블럭에서의 기록 특성에 차가 생기는 문제가 있었다.
종래의 반도체 기억 장치에서는 기록시에 기능하는 비교적 큰 부하 회로를 메모리 셀 어레이로부터 떨어진 장소에 일체로 설치하여 데이타 버스선만으로 메모리 셀 어레이의 각 블럭에 연결되어 있으므로 기생 저항에 의해 부하 회로에 가까운 측의 블럭과 먼 측의 블럭에서 메모리 셀 어레이의 기록 특성에 차가 생기는 문제가 있었다.
본 발명은 상기한 사정을 고려하여 이루어진 것이며, 그 과제는 부하 회로로부터 각 메모리 셀 어레이까지의 거리에 차가 없도록 구성을 개선하고, 메모리 셀 어레이 블럭 사이에서의 기록 특성의 차를 억제한 반도체 기억 장치를 제공하는 데에 있다.
본 발명의 반도체 기억 장치에서는 메모리 셀이 행렬 형태로 배열된 복수의 메모리 셀 어레이, 상기 복수의 메모리 셀 어레이 각각에 관하여 대응하는 열을 선택하는 선택 회로, 상기 선택 회로가 전달하는 데이타의 입출력에 따라 설치된 버스선과, 상기 버스선에 결합시킨 데이타 전송용의 부하를 복수의 메모리 셀 어레이단 각각에 대응하도록 분산하여 배치된 복수의 부하 회로를 구비한 것을 특징으로 한다.
본 발명에 따르면, 반도체 기억 장치에 있어서, 버스선에 접속되는 부하 회로가 데이타의 입출력 (I/O)단위의 복수의 메모리 셀 어레이 각각에 대응하도록 분산된 구성으로 되고, 복수의 메모리 셀 어레이에 있어서, 어떤 위치의 블럭이 활성화되어도, 버스에 연결된 모든 부하 회로에 의해서 버스선에 필요한 부하에 따른 전류가 공급된다. 이에 따라서, 부하 회로와 메모리 셀 어레이까지의 거리는 각 블럭에서 균등화된다.
도 1은 본 발명에 따른 반도체 기억 장치의 요부를 나타내는 회로도.
도 2는 도 1의 부하 회로 1개의 구성을 나타내는 회로도.
도 3은 EEPROM의 메로리 셀로서 사용되는 일반적인 불휘발성 트랜지스터의 구성을 나타내는 단면도.
도 4는 종래의 기록시에 기능하는 부하 회로의 구성을 갖는 반도체 기억 장치의 요부를 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
Block0-j : 복수의 메모리 셀 어레이를 분할하는 블럭
DL0-DLi : 데이타 버스선
11 : 컬럼 게이트
12 : 센스 엠프
13 : 버퍼 회로
15 : 부하 회로
도 1은 본 발명에 따른 반도체 기억 장치의 요부를 나타내는 회로도이다. 메모리 셀이 행렬 형태로 배열된 메모리 셀 어레이에 관하여, 부분적(블럭 단위)으로 기록/소거가 가능하도록 복수로 분할되어 있다. 즉, 데이타의 입출력 (I/O)단위로 복수의 메모리 셀 어레이가 일체화되어 복수의 블럭(메모리 셀 어레이 블럭Block0-j)을 구성하고 있다. 분할된 각 블럭 마다의 복수의 메모리 셀 어레이는 항상 메모리 셀의 병렬적 액세스가 가능하다. 복수의 메모리 셀 어레이는 어드레스에 대응하는 열을 선택하는 선택 트랜지스터의 군으로 구성되는 컬럼 게이트(11)를 개재하여 각 대응하는 데이타 버스선 DL0-DLi에 각각 접속된다. 이들 데이타 버스선은 예를 들면 센스 엠프(12)를 개재하여 버퍼 회로(13)에 연결된다.
본 발명에서는 기록시에서의 버스선에 결합시킨 데이타 전송용의 부하를 구성하는 부하 회로(15)는 LOAD00-ij로서 복수의 메모리 셀 어레이단 각각에 대응하도록 분산하여 배치되어 있다. 부하 회로(15)는 한쪽단이 대응하는 상기 버스에 각각 접속되고, 다른쪽 단은 고 전위 전원에 접속된다. 고 전위 전원은 이 기억 장치의 내부에서 승압되어 생성되는 것으로 한다.
상기한 구성에 따르면, 버스선 (DLi)에 결합시킨 부하는 부하 회로(15)로서 각각의 I/O에 관하여 메모리 셀 어레이마다 분산되어 배치되어 있으므로, 블럭Block0-j중의 메모리 셀 어레이로부터 부하 회로 LOAD00-ij까지의 거리는 평균화된다. 요컨대, 본 발명에서는 각 메모리 셀 어레이단에 분산하여 배치되는 모든 LOADi0-ij를 합한 부하의 크기가 종래의 도 4의 부하 회로(14)의 LOADi 1개의 크기에 상당한다. 즉, 예를 들면, LOAD00-0j전부를 종래의 부하 회로인 LOAD0분 만큼의 부하를 구성하고, LOAD10-1j의 전부를 종래의 부하 회로인 LOAD1분 만큼의 부하를 구성한다.
상기한 바와 같이, 본 발명에서의 부하 회로(15)에 있어서, LOADi0-ij전부를 종래의 도 4의 LOADi분 만큼의 부하를 구성하고 있으므로 하나의 부하 회로(15)는 종래의 부하 회로(14)의 사이즈의 블럭수분의 1의 크기로 되어 레이아웃이나 집적화의 면에서 지장을 초래하지 않는다.
따라서, 어떤 위치의 메모리 셀 어레이 블럭이 활성화되어도 버스선에 연결된 모든 부하 회로(15)에 의해서 버스선에 기록에 필요한 전류가 공급되는 구성으로 되어 있다. 이로써, 부하 회로와 메모리 셀 어레이까지의 거리는 각 블럭에서 모두 균등화됨으로서, 그 결과 부하 회로로부터의 거리에 의한 블럭간의 메모리 셀의 기록 특성의 차는 억제할 수 있다.
도 2는 도 1의 부하 회로 (LOAD00-ij)의 1 개의 구성을 나타내는 회로도이다. 이 부하 회로는 부하 트랜지스터 회로이며, N 채널 MOS 트랜지스터 Tr1, Tr2를 전원 VPOWER과 데이타선 (DLi)과의 사이에 직렬로 접속되어 있다. 예를 들면, VPOWER은 상술한 바와 같이 메모리 셀 기록시의 기록 전류를 흘리는 고 전위 전원이 되고, 비교적 대 전류를 공급할 필요가 있다.
또, 트랜지스터 Tr1의 게이트에 인가되는 PRGBIAS신호는 기록시의 드레인 전압을 제한하는 작용이 있어서, 기록시의 드레인 전압에 대하여 Tr1의 Vth(임계값 전압)분 만큼 높은 전압으로 설정된다.
또, 트랜지스터 Tr2의 게이트 입력 PRGHi는 메모리 셀로의 기록 데이타에 의해서, "0" 기록시는 고전위가 되고, 드레인 전위를 메모리 셀로 전달한다. 한편, "1"기록시는 접지전위로 되므로 메모리 셀의 드레인은 플로팅 상태로 되어 기록 동작은 행해지지 않는다.
또한, 이러한 부하트랜지스터에 관하여, 도 2와 같이 전원 VPOWER과 데이타선간의 직렬 순서가 트랜지스터 Tr1, Tr2의 순서라도, 또한 순서를 역으로 한 트랜지스터 Tr2, Tr1순서라도 상관 없다.
본 발명에서의 상기 부하 회로(15)각각 LOAD00-ij에서의 부하 트랜지스터의 사이즈는 1비트의 기록에 필요한 트랜지스터 사이즈의 블럭수분의 1로 구성됨으로 대단히 작은 사이즈가 되며, 집적화 면에서 하등의 악영향을 끼치지 않는다.
이상 상술한 바와 같이 본 발명에 따르면, 버스선에의 부하를 구성하는데 있어서, 소 사이즈의 부하 트랜지스터 등으로 이루어진 부하 회로를 각 블럭의 메모리 셀 어레이마다 분산 배치함으로써 부하 회로로부터 메모리 셀 어레이까지의 거리를 각 블럭에서 균등화할 수 있다.
본 발명에서의 부하 회로의 구성은 종래의 레이아웃과 비교하여 설계가 용이하다는 이점을 갖는다. 즉, 종래에서는 가까운 메모리 셀 어레이나 먼 메모리 셀 어레이나 허용범위에 적합하게 부하를 고려하여 설계해야만 되었으나, 본 발명을 적용하면, 상술한 바와 같은 설계의 고려가 필요없게 된다. 따라서, 메모리 셀 어레이 블럭간에서의 기록 특성의 차를 용이하게 억제할 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims (16)

  1. 메모리 셀이 행렬 형태로 배열되고, 복수의 블록으로 분할된 복수의 메모리 셀 어레이;
    상기 복수의 메모리 셀 어레이에 대해 각각 제공되어, 상기 복수의 메모리 셀 어레이 중 하나를 선택하는 복수의 선택 회로;
    각 블록 내의 메모리 셀 어레이에 접속된 복수의 버스선 -상기 복수의 버스선의 수는 각 블록 내의 메모리 셀 어레이의 수와 동일함-; 및
    상기 복수의 선택 회로에 각각 접속되어 데이터를 전송하는 복수의 부하 회로 -상기 복수의 부하 회로의 수는 상기 복수의 메모리 셀 어레이의 수와 동일함-
    를 포함하며,
    상기 복수의 부하 회로는 병렬로 접속되고,
    상기 복수의 부하 회로 각각은
    기록 데이터에 따라 변하는 신호가 공급되는 제어 단자를 구비한 부하 트랜지스터 회로
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 각 블록 내의 메모리 셀 어레이들은 상기 버스선들을 통해 병렬로 액세스되는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 복수의 메모리 셀 어레이와 상기 복수의 부하 회로 사이의 간격은 실질적으로 동일한 반도체 기억 장치.
  4. 제1항에 있어서, 상기 트랜지스터 회로는 게이트가 기록 전압 제어 전원에 접속된 제1 트랜지스터와, 게이트가 기록 데이터에 따라 변하는 신호를 인가 받는 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 제1 전원과 대응 버스선 사이에 직렬로 접속되는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 제1 전원은 상기 반도체 기억 장치에서 승압된 전위를 가진 전력을 생성하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 기록 전압 제어 전원은 메모리 셀에 데이터를 기록하기 위한 드레인 전압보다 적어도 상기 제1 트랜지스터의 임계 전압 만큼 높은 전력을 생성하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1 트랜지스터의 임계 전압은 상기 트랜지스터의 웰 층의 농도를 조정함으로써 제어되는 반도체 기억 장치.
  8. 제4항에 있어서, 기록 데이타에 따라 변화하는 상기 신호의 하이 레벨이 상기 기록 전압 제어 전원의 소스 신호의 레벨보다 높은 반도체 기억 장치.
  9. 메모리 셀이 행렬 형태로 배열되고, 복수의 블록으로 분할된 복수의 메모리 셀 어레이;
    상기 복수의 메모리 셀 어레이에 대해 각각 제공되어, 상기 복수의 메모리 셀 어레이 중 하나를 선택하는 복수의 선택 회로;
    각 블록 내의 메모리 셀 어레이에 접속된 복수의 버스선 -상기 복수의 버스선의 수는 각 블록 내의 메모리 셀 어레이의 수와 동일함-; 및
    상기 복수의 선택 회로에 각각 접속되어 데이터를 전송하는 복수의 부하 회로 -상기 복수의 부하 회로의 수는 상기 복수의 메모리 셀 어레이의 수와 동일하며, 상기 복수의 부하 회로는 기록 동작에서 어떠한 블록이 활성화되어도 상기 복수의 버스선에 동일한 양의 전류를 공급하도록 기능함-
    를 포함하며,
    상기 복수의 부하 회로는 병렬로 접속되고,
    상기 복수의 부하 회로 각각은
    기록 데이터에 따라 변하는 신호가 공급되는 제어 단자를 구비한 부하 트랜지스터 회로
    를 포함하는 반도체 기억 장치.
  10. 제9항에 있어서, 각 블록 내의 메모리 셀 어레이들은 상기 버스선들을 통해 병렬로 액세스되는 반도체 기억 장치.
  11. 제9항에 있어서, 상기 복수의 메모리 셀 어레이와 상기 복수의 부하 회로 사이의 간격은 실질적으로 동일한 반도체 기억 장치.
  12. 제9항에 있어서, 상기 트랜지스터 회로는 게이트가 기록 전압 제어 전원에 접속된 제1 트랜지스터와, 게이트가 기록 데이터에 따라 변하는 신호를 인가 받는 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 제1 전원과 대응 버스선 사이에 직렬로 접속되는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 제1 전원은 상기 반도체 기억 장치에서 승압된 전위를 가진 전력을 생성하는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 기록 전압 제어 전원은 메모리 셀에 데이터를 기록하기 위한 드레인 전압보다 적어도 상기 제1 트랜지스터의 임계 전압 만큼 높은 전력을 생성하는 반도체 기억 장치.
  15. 제14항에 있어서, 상기 제1 트랜지스터의 임계 전압은 상기 트랜지스터의 웰 층의 농도를 조정함으로써 제어되는 반도체 기억 장치.
  16. 제12항에 있어서, 기록 데이타에 따라 변화하는 상기 신호의 하이 레벨이 상기 기록 전압 제어 전원의 소스 신호의 레벨보다 높은 반도체 기억 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850698A (ja) * 1981-09-21 1983-03-25 Toshiba Corp 半導体メモリ
JPS6457486A (en) * 1987-08-28 1989-03-03 Hitachi Ltd Semiconductor integrated circuit device
JPH0620485A (ja) * 1992-06-30 1994-01-28 Nec Corp 不揮発性半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136546A (en) * 1984-09-26 1992-08-04 Hitachi, Ltd. Semiconductor memory
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
JPH07201191A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 不揮発性半導体メモリ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850698A (ja) * 1981-09-21 1983-03-25 Toshiba Corp 半導体メモリ
JPS6457486A (en) * 1987-08-28 1989-03-03 Hitachi Ltd Semiconductor integrated circuit device
JPH0620485A (ja) * 1992-06-30 1994-01-28 Nec Corp 不揮発性半導体記憶装置

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Publication number Publication date
JP3450628B2 (ja) 2003-09-29
TW381337B (en) 2000-02-01
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