KR100293273B1 - 트라이악 소자 - Google Patents
트라이악 소자 Download PDFInfo
- Publication number
- KR100293273B1 KR100293273B1 KR1019990019941A KR19990019941A KR100293273B1 KR 100293273 B1 KR100293273 B1 KR 100293273B1 KR 1019990019941 A KR1019990019941 A KR 1019990019941A KR 19990019941 A KR19990019941 A KR 19990019941A KR 100293273 B1 KR100293273 B1 KR 100293273B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- emitter
- base layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/01—Manufacture or treatment
- H10D18/021—Manufacture or treatment of bidirectional devices, e.g. triacs
Landscapes
- Thyristors (AREA)
Abstract
무효전류를 최소화하여 트리거 특성을 향상시킴과 동시에 역방향 차단 전압 특성을 개선할 수 있도록 한 트라이악 소자가 개시된다. 이를 구현하기 위하여 본 발명에서는, N형 기판의 제 1 표면 및 제 2 표면에 형성된 P형의 제 1 베이스층 및 제 2 베이스층과, 상기 제 1 베이스층 내에 형성된 게이트층과, 상기 게이트층 일측의 상기 제 1 베이스층 내에 형성된 N형의 제 1 에미터층과, 상기 제 1 베이스층의 가장자리부가 상기 게이트층 및 상기 에미터층의 바깥쪽 라인을 따라 노출되도록 상기 게이트층 타측의 상기 제 1 베이스층 내부 소정 부분에 형성되며, 상기 제 1 에미터층과 일부 접하도록 형성된 P+형의 제 1 저저항층과, 상기 제 2 베이스층 내에 형성된 N형의 제 2 에미터층과, 상기 제 2 에미터층의 일측 및 타측과 연결되도록 상기 제 2 베이스층 내의 표면을 따라 형성된 P+형의 제 2 저저항층과, 상기 제 1 에미터층과 상기 제 1 저저항층 상에 형성된 제 1 전극과, 상기 게이트층 상에 형성된 게이트 전극 및, 상기 제 2 에미터 영역과 상기 제 2 저저항층 상에 형성된 제 2 전극으로 이루어진 트라이악 소자가 제공된다.
Description
본 발명은 양방향 구동용 반도체 소자인 트라이악(TRAIC) 소자에 관한 것으로, 보다 상세하게는 트리거(trigger) 특성을 향상시킬 수 있도록 한 트라이악 소자에 관한 것이다.
트라이악(TRAIC) 소자는, P-N-P-N 구조를 갖는 두 개의 사이리스터가 게이트 전극을 공통으로 하여 역병렬로 연결된 소자로서, 양방향 구동이 가능하기 때문에 차단전압 특성이 두 개의 동작 형태(예컨대, 표면차단전압 모드 및 이면차단전압 모드)를 가지며, 주로 AC의 스위치로 사용되고 있다.
상기 특성을 갖는 트라이악 소자는 통상, 게이트 전극외에 두 개의 전극(T1, T2) 등 모두 세 개의 전극 단자를 가지도록 소자 구성이 이루어지는데, 게이트 구동 전류인 트리거 전류는 T1 전극과 게이트 전극 간에 분포하는 저항에 의해 제어되므로 상기 소자 설계시에는 게이트 트리거 전류 제어값에 맞추어 분포 저항값을 최적화시켜 주어야 한다.
도 1a 및 도 1b에는 이러한 점에 의거하여 제조된 종래 일반적으로 사용되어 오던 플레이너형 트라이악 소자의 구조를 도시한 도면이 제시되어 있다. 이중, 도 1a는 상기 소자를 위에서 내려다 본 평면 레이아웃도를 나타내고, 도 1b는 도 1a의 X-X' 절단면 구조를 도시한 단면도를 나타낸다.
도 1a 및 도 1b에 의하면, 종래의 플레이너형 트라이악 소자는 N형 반도체 기판(1)의 제 1 표면(도면 상에서 front side에 해당되는 부분) 및 제 2 표면(도면 상에서 back side에 해당되는 부분)에는 P형의 제 1 및 제 2 베이스층(2),(2')이 형성되고, 상기 제 1 베이스층(2) 내에는 불순물의 선택적 확산을 통하여 N형의 제 1 에미터층(3)과 도너츠 형상이나 사각틀 형상을 갖는 N형의 제 1 게이트층(4)이 형성되며, 상기 제 2 베이스층(2') 내에는 불순물의 선택적 확산을 통하여 N형의 제 2 에미터층(3')이 형성되고, 상기 게이트층(4)과 상기 제 1 및 제 2 에미터층(3),(3')을 제외한 제 1 및 제 2 베이스층(2),(2')의 내부 표면쪽에는 P+형의 제 1 및 제 2 저저항층(5),(5')이 형성되며, 상기 제 1 게이트층(4)에 의해 둘러싸여진 제 1 베이스층(2) 내부에는 상기 저저항층(5),(5') 형성시 동시에 형성된 P형의 제 2 게이트층(6)이 놓여지고, 상기 기판(1) 내의 제 1 베이스층(2) 상에는 제 1 및 제 2 게이트층(4),(6)과 접속되는 게이트 전극(7)과 제 1 저저항층(5) 및 제 1 에미터층(3)과 접속되는 제 1 전극(T1)(8)이 서로 소정 간격 이격되도록 형성되며, 상기 기판(1) 내의 제 2 베이스층(2') 상에는 제 2 저저항층(5') 및 제 2 에미터층(3')과 접속되도록 제 2 전극(T2)(9)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
이때, 상기 제 1 저저항층(5)과 상기 제 1 에미터층(3)은 도 1b의 단면도 상에서는 서로 분리되어있는 것처럼 도시되어 있으나 평면적인 레이아웃상에서 보면 제 1 베이스층(2) 내에서 일부 접하도록 형성된다. 그리고, 제 1 저저항층(5)은 제 1 베이스층(2) 내에서 제 1 에미터층(3)과 제 1 및 제 2 게이트층(4),(6) 사이의 스페이스(space)를 제외한 대부분의 영역에 걸쳐 형성된다.
도 1a의 레이아웃도 상에 표기된 RN1, RN2, RP1, RP2는 게이트 전극(7)과 제 1 전극(8)간에 흐르는 전류 경로에 따라 분포저항 성분을 구분한 것으로, 저항 RN1은 N형의 제 1 게이트층(4) 및 제 1 에미터층(3)의 직하부분을 지나 개구부(10)로 연결되는 전류경로의 구성저항을 나타내고, 저항 RP1은 N형의 제 1 게이트층(4)의 직하부분을 지나 제 1 저저항층(5)으로 연결되는 전류경로의 구성저항을 나타낸다. 저항 RN2 및 저항 RP2는 게이트 전극(7)과 제 1, 제 2 게이트층(4),(6)를 포함하는 게이트 주변부의 제 1 저저항층(5) 표면을 따라 각각 상기 개구부(10)와 상기 저저항층(5)으로 연결되는 전류경로의 구성저항을 나타낸 것으로, 사실상 저항 RN2와 저항 RP2를 따라 흐르는 전류는 소자 구동에 기여하지 않는 무효전류라 보면 된다. 여기서, 개구부(10)란 제 1 에미터층(3) 내에 구비된 봉 형상의 제 1 베이스층(2)을 나타낸다.
그러나, 상기 구조를 가지도록 트라이악 소자를 설계할 경우에는 실제 소자 구동시 다음과 같은 문제가 발생된다.
트리거 전류 특성을 효율적으로 제어하기 위해서는 무효전류 성분을 최소화하는 방향으로 소자 설계가 이루어져야 하는데, 도 1a 및 도 1b과 같이 트라이악 소자를 설계할 경우에는 소자 구동시 게이트와 캐소드인 에미터층 주변부에 형성되어 있는 P+형의 저저항층 때문에 저항 RN2와 저항 RP2쪽으로 흐르는 무효전류가 증가하게 되고, 이것이 소자 구동시 게이트 트리거 전류에 부가되어 트리거 전류를 상승시키는 결과를 야기시키게 되므로, 트리거 특성이 저하되는 문제가 발생된다.
이에 본 발명의 목적은, 게이트와 에미터층(캐소드) 주변부의 P형 베이스층이 고저항 값을 가지도록 트라이악 소자의 구조를 변경해 주므로써, 무효전류를 최소화할 수 있도록 하여 트리거 특성을 향상시킬 수 있도록 한 트라이악 소자를 제공함에 있다.
도 1a 및 도 1b는 종래의 플레이너형 트라이악 소자 구조를 도시한 것으로,
도 1a는 그 평면 레이아웃도,
도 1b는 도 1a의 X-X' 절단면 구조를 도시한 단면도,
도 2a 및 도 2b는 본 발명에 의한 플레이너형 트라이악 소자 구조를 도시한 것으로,
도 2a는 그 평면 레이아웃도,
도 2b는 도 2a의 X-X' 절단면 구조를 도시한 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, N형 기판의 제 1 표면 및 제 2 표면에 형성된 P형의 제 1 베이스층 및 제 2 베이스층과; 상기 제 1 베이스층 내에 형성된 게이트층과; 상기 게이트층 일측의 상기 제 1 베이스층 내에 형성된 N형의 제 1 에미터층과; 상기 제 1 베이스층의 가장자리부가 상기 게이트층 및 상기 에미터층의 바깥쪽 라인을 따라 노출되도록 상기 게이트층 타측의 상기 제 1 베이스층 내부 소정 부분에 형성되며, 상기 제 1 에미터층과 일부 접하도록 형성된 P+형의 제 1 저저항층과; 상기 제 2 베이스층 내에 형성된 N형의 제 2 에미터층과; 상기 제 2 에미터층의 일측 및 타측과 연결되도록 상기 제 2 베이스층 내의 표면을 따라 형성된 P+형의 제 2 저저항층과; 상기 제 1 에미터층과 상기 제 1 저저항층 상에 형성된 제 1 전극과; 상기 게이트층 상에 형성된 게이트 전극; 및 상기 제 2 에미터 영역과 상기 제 2 저저항층 상에 형성된 제 2 전극으로 이루어진 트라이악 소자가 제공된다.
상기 구조를 가지도록 트라이악 소자를 설계할 경우, 제 1 저저항층이 게이트층과 에미터층의 바깥쪽 라인을 따라 제 1 베이스층의 가장자리부가 노출되도록 형성되므로, P형 베이스층의 표면저항을 기존보다 증가시킬 수 있게 되어 이 부분에서 생성되는 분포저항 즉, RN2 및 RP2를 저항 RN1 및 RP1보다 크게 가져갈 수 있게 되고, 그 결과 저항 RN2와 저항 RP2로 흐르는 무효전류를 최소화할 수 있게 된다. 또한, 제 1 베이스층의 가장자리부 노출로 인해 이 부분의 표면 농도가 기존보다 감소되므로 역방향 동작시 제 1 베이스층의 표면부에 걸리는 전계를 낮출 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 및 도 2b는 본 발명에서 제안된 플레이너형 트라이악 소자 구조를 도시한 것으로, 이중 도 2a는 상기 소자를 위에서 내려다 본 평면 레이아웃도를 나타내고, 도 2b는 도 2a의 X-X' 절단면 구조를 도시한 단면도를 나타낸다.
도 2a 및 도 2b에 의하면, 본 발명에서 제안된 플레이너형 트라이악 소자는 N형 반도체 기판(11)의 제 1 표면(도면 상에서 front side에 해당되는 부분) 및 제 2 표면(도면 상에서 back side에 해당되는 부분)에는 P형의 제 1 및 제 2 베이스층(12),(12')이 형성되고, 상기 제 1 베이스층(12) 내에는 불순물의 선택적 확산을 통하여 N형의 제 1 에미터층(13)과 도너츠 형상이나 사각틀 형상을 갖는 N형의 제 1 게이트층(14)이 형성되며, 상기 제 2 베이스층(12') 내에는 불순물의 선택적 확산을 통하여 N형의 제 2 에미터층(13')이 형성되고, 상기 제 1 게이트층(14)과 소정 간격 이격된 지점의 제 1 베이스층(12) 내부 표면쪽에는 상기 베이스층(12)의 가장자리부가 제 1 에미터층(13)과 제 1 게이트층(14)의 바깥쪽 라인을 따라 노출되도록 P+형의 제 1 저저항층(15)이 형성되며, 상기 제 2 에미터층(13')을 제외한 제 2 베이스층(12')의 내부 표면쪽에는 P+형의 제 2 저저항층(15')이 형성되고, 상기 제 1 게이트층(14)에 의해 둘러싸여진 제 1 베이스층(12) 내부에는 상기 저저항층(15),(15') 형성시 동시에 형성된 P형의 제 2 게이트층(16)이 놓여지며, 상기 기판(11) 내의 제 1 베이스층(12) 상에는 제 1 및 제 2 게이트층(14),(16)과 접속되는 게이트 전극(17)과 제 1 저저항층(15) 및 제 1 에미터층(3)과 접속되는 제 1 전극(T1)(8)이 서로 소정 간격 이격되도록 형성되고, 상기 기판(11) 내의 제 2 베이스층(12') 상에는 제 2 저저항층(15') 및 제 2 에미터층(13')과 접속되도록 제 2 전극(T2)(9)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
이때, 상기 제 1 저저항층(15)과 상기 제 1 에미터층(13)은 도 2b의 단면도 상에서는 서로 분리되어있는 것처럼 도시되어 있으나 평면적인 레이아웃상에서 보면 제 1 베이스층(12) 내에서 일부 접하도록 형성된다. 그리고, 도 2a에서 미설명 참조번호 20은 제 1 에미터층(13) 내에 형성되어 있는 봉 형상의 제 1 베이스층 즉, 개구부를 나타낸다.
따라서, 상기 구조의 트라이악 소자는 다음의 제 5 단계를 거쳐 제조된다.
제 1 단계로서, N형 반도체 기판(11)의 제 1 표면(front side)과 제 2 표면(back side)에 P형 불순물을 침전(deposit)시켜 제 1 및 제 2 베이스층(12),(12')을 형성한다.
제 2 단계로서, 상기 제 1 및 제 2 베이스층(12),(12') 내부에 N형 불순물을 선택적으로 확산시켜 제 1 베이스층(12) 내에는 제 1 에미터층(13)과 제 1 게이트층(14)을 형성하고, 제 2 베이스층(12') 내에는 제 2 에미터층(13')을 형성한다. 이때, 제 1 에미터층(13)은 내부에 복수의 개구부(20)가 구비되도록 형성되고, 제 1 게이트층(14)은 소정의 정션 깊이를 갖는 사각틀 형상이나 도너츠 형상을 가지도록 형성된다.
제 3 단계로서, 제 1 및 제 2 에미터층(13),(13')과 제 1 게이트층(14)이 형성되어 있는 부분을 제외한 상기 제 1 및 제 2 베이스층(12),(12') 내부에 P+형 불순물을 선택적으로 확산시켜 제 1 베이스층(12) 내에는 제 1 저저항층(15)과 제 2 게이트층(16)을 형성하고, 제 2 베이스층(13') 내에는 제 2 저저항층(15')을 형성한다. 이때, 제 2 게이트층(16)은 제 1 게이트층(14)에 의해 둘러싸여진 제 1 베이스층(12) 내에 형성되고, 제 1 저저항층(15)은 도 1a에 제시된 레이아웃도에서 알 수 있듯이 제 1 에미터층(13)과 일부 접하되, 게이트층(14),(16)과 제 1 에미터층(13) 사이의 스페이스에 해당되는 영역의 제 1 베이스층(12) 표면이 노출되도록 형성된다. 그리고, 제 2 저저항층(15')은 제 2 에미터층(13')의 일측 및 타측과 접하도록 제 2 베이스층(12') 내의 표면을 따라 형성된다.
제 4 단계로서, 상기 제 1 베이스층(12)의 가장자리부(도면 상에서 12a로 표시된 부분)가 노출되도록 제 1 저저항층(15)을 일부 식각한다. 이때, 제 1 저저항층(15)은 게이트층(14),(16)과 제 1 에미터층(13)의 바깥쪽 라인을 따라 노출되도록 식각된다. 그 결과, 도 2a에 도시된 바와 같이 사다리꼴 모양의 제 1 저저항층(15)이 만들어지게 된다. 이와 같이, 제 1 저저항층(15)을 일부 식각처리한 것은 게이트와 캐소드(에미터층) 주변부의 P형 베이스층(12)을 고저항화하기 위함이다.
제 5 단계로서, 금속막 증착 및 이의 식각공정을 통해 상기 기판(11) 내의 제 1 베이스층(12) 상에는 게이트 전극(17)과 제 1 전극(T1)(8)을 형성하고, 상기 기판(11) 내의 제 2 베이스층(12') 상에는 제 2 전극(T2)(9)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 게이트 전극(17)은 제 1 및 제 2 게이트층(14),(16)과 접속되도록 형성되고, 제 1 전극(T1)(8)은 제 1 저저항층(15) 및 제 1 에미터층(3)과 접속되도록 형성되며, 제 2 전극(T2)(9)은 제 2 저저항층(15') 및 제 2 에미터층(13')과 접속되도록 형성된다.
이와 같이 트라이악 소자를 제조할 경우, 종래에는 도 1a에 보인 바와 같이 제 1 베이스층(12) 내에서 제 1 에미터층(13)과 제 1 및 제 2 게이트층(14),(16)을 제외한 대부분의 영역에 걸쳐 제 1 저저항층(15)이 형성되는 반면, 본 발명에서는 도 2a에 보인 바와 같이 게이트층(14),(16)과 제 1 에미터층(13)의 바깥쪽 라인을 따라 제 1 베이스층의 가장자리부가 모두 노출되도록 제 1 저저항층이 형성되므로, 제 1 베이스층(12) 내에서 제 1 저저항층(15)이 차지하는 면적을 기존보다 줄일 수 있게 되어 제 1 베이스층(12)의 표면저항을 종래보다 증가시킬 수 있게 된다.
그 결과, 제 1 베이스층(12)의 가장자리부에서 생성되는 분포저항 즉, RN2 및 RP2를 저항 RN1 및 RP1보다 크게 가져갈 수 있게 되므로, 저항 RN2와 저항 RP2로 흐르는 무효전류를 최소화할 수 있게 되고, 이로 인해 트리거 전류가 저항 RN1 및 RP1에 의해 지배를 받게 되므로 소자 구동시 야기되는 트리거 전류 상승을 막을 수 있게 되어 효율적인 트리거 전류 제어가 가능하게 된다. 이때, 상기 저항 RN1과 RP1의 값은 그대로 유지되므로 소자 구동에는 전혀 영향을 끼치지 않는다.
뿐만 아니라, 이 경우에는 제 1 베이스층의 가장자리부 노출로 인해 이 부분의 표면 농도가 기존보다 감소되므로 역방향 동작시 제 1 베이스층의 표면부에 걸리는 전계를 기존보다 낮출 수 있게 되어 역방향 차단전압을 상승시킬 수 있다는 부가적인 효과 또한 얻을 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 트라이악 소자의 구조 변경을 통하여 게이트와 캐소드인 에미터층 주변부의 P형 베이스층을 고저항으로 만들어주므로써, 1) 무효전류를 최소화할 수 있게 되어 트라이악 소자의 다른 특성에는 영향을 끼치지 않으면서도 트리거 전류를 감소시킬 수 있게 되므로 트리거 특성을 향상시킬 수 있게 되고, 2) 역방향 동작시 제 1 베이스층 표면부에 걸리는 전계를 감소시킬 수 있게 되므로 역방향 차단전압 특성을 개선할 수 있게 된다.
Claims (1)
- N형 기판의 제 1 표면 및 제 2 표면에 형성된 P형의 제 1 베이스층 및 제 2 베이스층과;상기 제 1 베이스층 내에 형성된 게이트층과;상기 게이트층 일측의 상기 제 1 베이스층 내에 형성된 N형의 제 1 에미터층과;상기 제 1 베이스층의 가장자리부가 상기 게이트층 및 상기 에미터층의 바깥쪽 라인을 따라 노출되도록 상기 게이트층 타측의 상기 제 1 베이스층 내부 소정 부분에 형성되며, 상기 제 1 에미터층과 일부 접하도록 형성된 P+형의 제 1 저저항층과;상기 제 2 베이스층 내에 형성된 N형의 제 2 에미터층과;상기 제 2 에미터층의 일측 및 타측과 연결되도록 상기 제 2 베이스층 내의 표면을 따라 형성된 P+형의 제 2 저저항층과;상기 제 1 에미터층과 상기 제 1 저저항층 상에 형성된 제 1 전극과;상기 게이트층 상에 형성된 게이트 전극; 및상기 제 2 에미터 영역과 상기 제 2 저저항층 상에 형성된 제 2 전극으로 이루어진 것을 특징으로 하는 트라이악 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990019941A KR100293273B1 (ko) | 1999-06-01 | 1999-06-01 | 트라이악 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990019941A KR100293273B1 (ko) | 1999-06-01 | 1999-06-01 | 트라이악 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001002A KR20010001002A (ko) | 2001-01-05 |
| KR100293273B1 true KR100293273B1 (ko) | 2001-06-15 |
Family
ID=19589047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990019941A Expired - Fee Related KR100293273B1 (ko) | 1999-06-01 | 1999-06-01 | 트라이악 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100293273B1 (ko) |
-
1999
- 1999-06-01 KR KR1019990019941A patent/KR100293273B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001002A (ko) | 2001-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4495513A (en) | Bipolar transistor controlled by field effect by means of an isolated gate | |
| US4145703A (en) | High power MOS device and fabrication method therefor | |
| US4860072A (en) | Monolithic semiconductor device and method of manufacturing same | |
| US5360746A (en) | Method of fabricating a semiconductor device | |
| US3763408A (en) | Schottky barrier semiconductor device having a substantially non-conductive barrier for preventing undesirable reverse-leakage currents and method for making the same | |
| US4157562A (en) | Gate controlled bidirectional semiconductor switching device having two base regions each having a different depth from an adjacent surface | |
| US4500900A (en) | Emitter ballast resistor configuration | |
| JPH0550852B2 (ko) | ||
| JP3718223B2 (ja) | 縦の溝を有する高電圧用の半導体デバイス | |
| KR100293273B1 (ko) | 트라이악 소자 | |
| US5872391A (en) | Bipolar junction transistors having an increased safe operating area | |
| JPH0465552B2 (ko) | ||
| US4063278A (en) | Semiconductor switch having sensitive gate characteristics at high temperatures | |
| US5844285A (en) | Body contact structure for semiconductor device | |
| US4136355A (en) | Darlington transistor | |
| JP2801801B2 (ja) | Ｐｉｎダイオード | |
| JP4471405B2 (ja) | ラッチアップ防止能力を強化するバラスト抵抗構造を備えた絶縁ゲート半導体装置 | |
| JPH07147418A (ja) | ダイオード | |
| JPS6237548B2 (ko) | ||
| KR100320676B1 (ko) | 사이리스터 소자 | |
| JPS6028394B2 (ja) | 半導体集積回路 | |
| JPH0714004B2 (ja) | 半導体装置 | |
| JPH09181335A (ja) | 半導体装置 | |
| KR830002145Y1 (ko) | 게이트 제어 반도체 장치 | |
| JPH03192770A (ja) | 双方向サイリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990601 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20010326 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20010402 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20010403 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20040331 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040331 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |