KR100292946B1

KR100292946B1 - Block decoding circuit

Info

Publication number: KR100292946B1
Application number: KR1019950067429A
Authority: KR
Inventors: 김주광
Original assignee: 김진찬; 주식회사머큐리
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 2001-06-15
Anticipated expiration: 2015-12-29
Also published as: KR970055575A

Abstract

본 발명은 블럭 디코딩 회로에 관한 것으로, 수신된 신호가 어느 블럭의 형태로 코딩되었는지를 판별하는 블럭검색부와, 상기 블럭 검색부에서 수신 신호에 의한 클럭신호와 출력신호에 대한 클럭신호를 생성하는 클럭발생부와, 상기 클럭 생성부에서 출력된 클럭신호에 동기되어 소정의 블럭에 대한 디코딩 값을 출력하는 블럭 디코딩 출력부와, 상기 블럭 디코딩 출력부의 인에이블 신호를 출력하는 블럭 디코딩 선택부를 포함하여 채널코딩의 복호기능을 수행하는 프로세서의 처리량을 줄일수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a block decoding circuit, comprising: a block search unit for determining in which block a received signal is coded, and a block signal for generating a clock signal for a clock signal and an output signal by the received signal. A block decoding output unit for outputting a decoding value for a predetermined block in synchronization with a clock signal output from the clock generation unit, and a block decoding selection unit for outputting an enable signal of the block decoding output unit; The throughput of the processor performing the decoding function of channel coding can be reduced.

Description

Block decoding circuit

제1도는 블럭부호화를 나타낸 블럭도.1 is a block diagram showing block encoding.

제2도는 2진 부호에서 입력 프레임 비트열을 복원하는 동작을 나타내는 회로도.2 is a circuit diagram showing an operation of recovering an input frame bit string from a binary code.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 직병렬 변환기 2 : 비교기1: serial-to-parallel converter 2: comparator

3 : 카운터 4 : 블럭 인에이블 신호 검색기3: Counter 4: Block Enable Signal Searcher

5 : 앤드 게이트 6 : 디플립플롭5: end gate 6: deflip-flop

7 : 오아 게이트 8 : 복원 데이타 출력기7: ORA gate 8: Restoration data output

10 : 블럭 검색부 20 : 블럭 디코딩 선택부10: block search unit 20: block decoding selection unit

30 : 클럭 발생부 40 : 블럭 디코딩 출력부30: clock generator 40: block decoding output unit

본 발명은 블럭디코딩 회로에 관한 것으로, 특히, 순방향 및 역방향 통화채널 전송에 있어 송신단에서 블럭코딩되어 전송된 신호를 수신단에서 하드웨어만으로 제어신호를 복원하는 블럭디코딩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a block decoding circuit, and more particularly, to a block decoding circuit for restoring a control signal at the receiving end to a block coded signal transmitted at the transmitting end in the forward and reverse communication channels.

일반적으로 수신된 블럭코딩신호를 디코딩하기 위해서는 수신신호가 어느 블럭 형태로 코딩되어 있는 가를 구별하여 해당블럭에 대한 제어신호를 출력하여야 한다.In general, in order to decode a received block coded signal, a control signal for a corresponding block must be output by distinguishing which block type the received signal is coded.

종래에는 코딩신호의 블럭을 판별한후, 이 신호를 가지고 소프트웨어로 처리하여 원래의 제어신호를 출력하였다. 상기 수신된 블럭코딩 신호를 디코딩하기 위해서는 수신된 신호가 어느 블럭 형태로 코딩되어 있는가를 구별하여 해당 블럭에 대한 제어신호를 출력하여야 한다. 이때 프로그램을 제어하는 프로세서가 매 클럭마다 블럭디코딩 처리를 하게 되면 기지국의 경우는 다른 개인국의 신호처리에 부담이 되고 개인국의 경우는 음성처리나 사용자 인터페이스 제어와 같은 데이타 처리에 부담을 안게 되는 문제점이 있다.Conventionally, after determining a block of a coding signal, the signal is processed by software to output the original control signal. In order to decode the received block coding signal, a control signal for the corresponding block must be output by distinguishing in which block form the received signal is coded. At this time, if the processor controlling the program performs block decoding processing every clock, the base station is burdened with signal processing of another private station, and the individual station is burdened with data processing such as voice processing or user interface control. There is a problem.

본 발명은 상기 문제점을 해결하기 위해 프레임당 24비트로 구성되는 제어신호의 복호를 소프트웨어 처리를 하지 않고 하드웨어로 실시간 처리하여 채널코딩의 복호 기능을 수행하는 프러세서의 처리량을 감소시키는데 목적이 있다.In order to solve the above problem, an object of the present invention is to reduce the throughput of a processor performing a decoding function of channel coding by real-time processing of a control signal composed of 24 bits per frame by hardware without performing a software process.

본 발명은 상기 목적을 달성하기 위해 수신된 신호가 어느 블럭의 형태로 코딩되었는지를 판별하는 블럭검색부와, 상기 블럭 검색부에 있는 직병렬변환기의 입출력 신호와 복원 데이타 출력기에 사용되는 클럭신호를 생성하는 클럭발생부와, 상기 클럭 발생부에서 출력된 클럭신호에 동기되어 소정의 블럭에 대한 디코딩 값을 출력하는 블럭디코딩 출력부와, 상기 블럭 디코딩 출력부의 인에이블 신호를 출력하는 블럭 디코딩 선택부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a block search unit for determining in which block a received signal is coded, and an input / output signal of a serial-to-parallel converter in the block search unit and a clock signal used for a reconstructed data output unit. A block generator for generating a decoding value for a predetermined block in synchronization with a clock signal output from the clock generator, and a block decoding selector for outputting an enable signal of the block decoding output unit. It is characterized by including.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제1도는 블럭 부호화를 나타낸 블럭도로서, 블럭 0에서 15까지의 입력프레임 비트열과 16진 부호와 2진 부호를 나타낸 것이다.FIG. 1 is a block diagram showing block encoding, which shows an input frame bit stream, hexadecimal codes, and binary codes from blocks 0 to 15. FIG.

제2도는 2진 부호에서 입력 프레임 비트열을 복원하는 동작을 나타내는 회로도로서, 수신된 신호가 어느 블럭의 형태로 코딩되었는지를 판별하는 블럭검색부(10)와 블럭검색시점과 디코딩 데이타 출력시점을 알려주는 블럭 디코딩 선택부(20)와, 적절한 디코딩을 위한 클럭을 생성하는 클럭발생부(30)와, 각각 수신된 블럭코딩신호에 대한 제어신호를 출력하는 블럭 디코딩 출력부(40)로 구성되어 있다. 상기 블럭 검색부는 4kbps의 속도로 직렬입력되는 제어비트를 8비트씩 나누어 병렬출력하는 직병렬 변환기(1)와 상기 직병렬 변환기(1)에서 병렬로 8비트를 입력받아 코딩 데이타와 비교하여 일치하면 인에이블 신호를 출력하는 비교기(2)가 있다. 다음으로 블럭 디코딩 선택부는 직병렬 변환기(1)가 클리어 된후 8비트의 입력값을 비교한 후에만 블럭검색 인에이블 값이 블럭코딩 출력부로 전달되도록 제어신호인 카운트 8신호를 생성하는 카운터(3)와, 각각의 수신 데이타의 블럭을 검색하여 현재 수신된 코딩 제어비트가 오류없이 16개 블럭중 하나의 블럭에 해당하는지를 검색하는 블럭 인에이블신호 검색기가 있고, 상기 블럭 디코딩 출력부에는 앤드 게이트와 디플립플롭과, 오아게이트가 있다. 다음으로 오아 게이트의 출력신호는 그다음 8비트 수신 기간동안 홀드 되므로 이시간 동안 4비트의 블럭 디코딩 데이타를 클럭 생성부(30)로 부터 제공되는 2kbps의 클럭에 동기시켜 출력하는 복원 데이타 출력기(8)로 구성되어 있다.2 is a circuit diagram illustrating an operation of restoring an input frame bit string from a binary code. The block search unit 10 which determines in which block the received signal is coded, the block search time point and the decoding data output time point are shown. It is composed of a block decoding selection unit 20 for indicating, a clock generator 30 for generating a clock for proper decoding, and a block decoding output unit 40 for outputting a control signal for each received block coded signal. have. When the block search unit receives 8 bits in parallel from the serial-to-parallel converter 1 and the serial-to-parallel converter 1, which parallelly divides the control bits inputted serially at 4 kbps by 8 bits, and compares them with the coded data. There is a comparator 2 which outputs an enable signal. Next, the block decoding selector 3 generates a counter 8 signal which is a control signal so that the block search enable value is transmitted to the block coding output unit only after comparing the 8-bit input value after the serial-to-parallel converter 1 is cleared. And a block enable signal searcher for searching each block of the received data and searching whether the currently received coding control bit corresponds to one of 16 blocks without error. There is a flip-flop and an oragate. Next, since the output signal of the OR gate is held for the next 8-bit receiving period, the restoring data output unit 8 outputs the 4-bit block decoded data in synchronization with the 2 kbps clock provided from the clock generator 30 during this time. Consists of

본 발명의 동작을 좀더 상세히 설명하면 역방향 및 순방향 통화채널에서, 채널의 전력제어와 동기제어를 위해 32kbps의 음성신호에 합해져서 전송되는 4kbps의 제어 비트를 수신하여 상기 신호가 어느 블럭의 형태로 코딩되어 전송되었는가를 판별하여 해당되는 원래의 제어비트를 출력시킨다. 상기 제어비트는 프레임당 24비트로 구성되며, 4비트씩 코딩처리되어 48심볼이 한 프레임의 제어 비트로 전송된다. 4kbps의 속도로 직렬(serial)로 입력되는 제어비트를 8비트씩 나누어 병렬(parallel)로 출력하면 직병렬변환기(1)의 내부는 클리어 1 신호에 의해 클리어 되고 그다음 데이타를 받아 전달한후 비교기(2)는 상기 직병렬 변환기(1)에서 병렬로 8비트를 입력받아 정의된 블럭에 상응하는 코딩 데이타와 비교하여 일치하면 인에이블 신호를 출력한다. 다음으로 카운터(3)는 클리어 신호가 입력되면 클리어신호를 이용하여 직병렬 변환기(1)의 내부를 모두 클리어 하며, 데이타 입력을 시작한 후에는 8비트가 입력되면 다시 클리어신호를 발생시켜 직병렬 변환기(1)내부를 클리어 시킨다. 상기 블럭 검색부(10)가 클리어 되면 출력값은 모두 0이되며 데이타가 입력되는 순서대로 쉬프트 되어 출력된다. 블럭 16의 경우, 블럭 0의 코딩 데이타가 15비트 입력되면 블럭 16의 코딩 데이타가 입력 된 것으로 판별하여 비교기가 인에이블 신호를 출력하는 오류를 범하게 되므로 이를 방지하기 위하여 직병렬 변환기(1)가 클리어 된후 8비트의 입력값을 비교한 후에만 블럭검색 인에이블 값이 블럭코딩 출력부로 전달되도록 제어신호인 카운트 8신호를 생성한다.The operation of the present invention will be described in more detail. In the reverse and forward communication channels, 4kbps control bits transmitted in combination with 32kbps voice signals for power control and synchronous control of the channel are received and coded in the form of a block. To determine whether it was transmitted and output the corresponding original control bit. The control bit is composed of 24 bits per frame, and is coded by 4 bits so that 48 symbols are transmitted as control bits of one frame. When the control bits inputted in serial at 4kbps are divided into 8 bits and output in parallel, the inside of the serial-to-parallel converter 1 is cleared by the clear 1 signal, and then the data is received and transmitted. ) Receives 8 bits in parallel from the serial-to-parallel converter 1 and compares them with coding data corresponding to a defined block and outputs an enable signal if they match. Next, when the clear signal is input, the counter 3 clears all the inside of the serial-to-parallel converter 1 using the clear signal. After the data input starts, the counter 3 generates a clear signal again to generate a clear signal. (1) Clear the inside. When the block search unit 10 is cleared, the output values are all zeros and are shifted and output in the order in which data is input. In the case of block 16, when the coded data of block 0 is input 15 bits, the parallel-parallel converter 1 detects that the coded data of block 16 is input and the comparator outputs an enable signal. Only after the 8-bit input value is cleared, the block search enable value is transmitted to the block coding output unit.

블럭 인에이블 신호 검색기(4)는 각각의 수신 데이타의 블럭을 검색하여 현재 수신된 코딩 제어비트가 오류없이 16개 블럭중 하나의 블럭에 해당하는지를 검색한다. 수신 데이타의 속도와 블럭 디코딩 출력 데이타의 속도가 다르므로 클럭 발생부(30)에서는 블럭 디코딩 출력부에서 요구되는 속도의 클럭을 생성하는 기능을 담당하여 32kbps의 속도를 갖는 기준 클럭을 8분주(4kbps)하여 블럭 검색부의 직병렬 변환기(10)와 카운터(4)에 제공하고, 16분주(2kbps)하여 복원 데이타 출력기(8)에 제공한다. 수신된 비트가 해당 블럭의 코딩데이타와 일치한다는 블럭 인에이블신호와 8비트의 코딩 데이타가 수신되었다는 카운트 4 신호가 동시에 입력되었을 경우에만 로우로 출력되는 앤드 게이트(5)가 하이로 출력되면 디플립플롭(6)은 상기 하이신호를 클럭으로 사용하여 인에이블 신호를 생성하며, 오아 게이트(7)는 상기 인에이블 신호와 블럭 디코딩 선택부에 있는 다른 블럭의 인에이블 검색결과와 조합하여 복원 데이타 출력기(8)로 전달한다. 상기 복원 데이타 출력기(8)의 오아 게이트 출력신호는 그다음 8비트 수신 기간동안 홀드 되므로 이시간 동안 복원 데이타 출력기에 세팅되어 있는 4비트의 블럭 디코딩 데이타를 클럭 생성부(30)로 부터 제공되는 2kbps의 클럭에 동기시켜 출력한다.The block enable signal searcher 4 searches for a block of each received data to find out whether the currently received coding control bit corresponds to one of 16 blocks without error. Since the speed of the received data and the speed of the block decoding output data are different, the clock generator 30 is responsible for generating a clock of the speed required by the block decoding output unit, and divides a reference clock having a speed of 32 kbps by 8 minutes (4 kbps). ), And provide it to the serial / parallel converter 10 and the counter 4 of the block retrieval unit, and provide it to the reconstructed data output unit 8 by 16 divisions (2 kbps). If the AND gate 5 outputs low when the block enable signal indicating that the received bit corresponds to the coding data of the corresponding block and the count 4 signal indicating that 8-bit coding data is received at the same time, the flip-off is outputted high. The flop 6 uses the high signal as a clock to generate an enable signal, and the OR gate 7 combines the enable signal with the results of the enable search of other blocks in the block decoding selector. (8) to pass. The OR gate output signal of the reconstructed data output unit 8 is held for the next 8-bit reception period, so that the 4-bit block decoded data set in the reconstructed data output unit during this time is 2 kbps provided from the clock generator 30. Output in synchronization with the clock.

본 발명은 수신된 제어신호의 블럭 판별과 해당 블럭에 대한 블럭 디코딩값을 출력하는 과정을 하드웨어 적으로 처리함으로써 채널코딩의 복호기능을 수행하는 프로세서의 처리량을 줄일수 있다. 또한 전송상에서 발생하는 에러를 줄이기 위한 채널 코딩 중 전송된 통화 채널의 제어 비트를 복호하는 블럭 디코딩은 하드웨어적으로 구현할수 있으므로 다른 채널 코딩에도 응용될수 있다.The present invention can reduce the throughput of the processor performing the decoding function of the channel coding by hardware processing of the block determination of the received control signal and outputting the block decoding value for the corresponding block. In addition, block decoding that decodes the control bits of the transmitted communication channel during channel coding to reduce errors occurring in the transmission can be implemented in hardware, and thus can be applied to other channel coding.

Claims

A block search unit for determining in which block the received signal is coded, a clock generation unit for generating an input / output signal of a serial-to-parallel converter and a clock signal used for a restoration data output unit, and the clock And a block decoding output unit for outputting a decoding value for a predetermined block in synchronization with the clock signal output from the generator, and a block decoding selection unit for outputting an enable signal of the block decoding output unit. .

The control circuit of claim 1, wherein the block search unit receives the control bits inputted in parallel by dividing the control bits serially input at a predetermined speed and outputs the control bits in parallel from the serial / parallel converter. And a comparator for outputting an enable signal if the data is matched with each other.

The counter of claim 2, wherein the decoding selector generates a control signal such that the block search enable value is transmitted to the block coding output unit only after comparing the input value of the predetermined bit after the deserialization converter is cleared. And a block enable signal searcher for searching for a block of received data and searching whether a currently received coding control bit corresponds to one of a predetermined number of blocks without error.