KR100287355B1

KR100287355B1 - 그래픽/영상을 처리하기 위한 스마트 비디오 메모리 및 그 처리 방법

Info

Publication number: KR100287355B1
Application number: KR1019930016410A
Authority: KR
Inventors: 아이. 파와테 바사바라즈; 프린스 베티
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1992-08-25
Filing date: 1993-08-24
Publication date: 2001-04-16
Also published as: JPH06208632A; TW287253B; US6000027A; KR940004435A

Abstract

스마트 비디오 메모리(10)은 데이타 기억 장치 영역(12 및 18) 내에 저장된 명령을 실행하기 위하여 데이타 기억 장치(12 및 18) 직렬 억세스 메모리(19) 및 프로세서 코어(14 및 16)을 포함한다. 외부적으로, 스마트 비디오 메모리(10)은 표준 비디오 메모리 디바이스로서 직접 억세스할 수 있다.

Description

그래픽/영상을 처리하기 위한 스마트 비디오 메모리 및 그 처리 방법

제1a도는 본 발명에 따라 구성된 디바이스의 외형도.

제1b도는 본 발명에 따라 구성된 디바이스의 내부 블럭도.

제2a도는 표준 비디오 메모리 디바이스를 갖는 전형적인 단일 프로세서 시스템의 블럭도.

제2b도는 본 발명에 따라 구성된 디바이스를 포함하는 시스템의 블럭도.

제3a도는 표준 비디오 메모리 디바이스에 대한 버스 트래픽을 도시한 블럭도.

제3b도는 본 발명에 따라 구성된 디바이스를 포함하는 시스템의 버스 트래픽을 도시한 블럭도.

제4도는 본 발명에 따라 구성된 디바이스를 포함하는 시스템의 메모리 맵의 블럭도.

제5a도는 본 발명에 따른 프로세서 제어 신호를 도시한 블럭도.

제5b도는 본 발명에 따라 구성된 디바이스의 프로세서 개시를 도시한 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10 : 디바이스

12 : 프로그램 메모리

14 : 명령 디코더

16 : 논리 장치

18 : 데이타 메모리

19 : 직렬 억세스 메모리

20 : 메모리 제어기

22 : CPU

24,26,28,30 : 메모리 디바이스

25,27 : D/A

29,31 : 모니터

32,34 : VRAM

36 : 스마트 비디오 메모리

38 : 호스트 프로세서

본 발명은 일반적으로 그래픽/영상 처리 장치 및 방법에 관한 것이다.

프로세서 기술의 발달로 인해 처리 속도가 크게 증가되었다. 그러나, 음성, 신호 및 영상 처리 용융과 같은 오프 프로세서 칩 메모리 억세스에 집중된 용융에 있어서, 오프 칩 메모리의 억세스 속도가 비교적 느리끼 대문에 종종 행 처리 속도의 이득이 손실된다. 메모리 기술이 증가된 디바이스 밀도에 촛점을 두고 있기 때문에, 이 문제점은 더 악화되었다. 디바이스 밀도가 증가함에 따라, 시스템의 최대 대역폭은 다수의 버스 아키텍처가 결손되기 때문에 감소된다. 예를 들면, 480 x 240 16비트 영상을 저장하는데 필요한 그래픽 응용은 2개의 더 밀집된 1 메가바이트 칩이 아니라 8개의 256K 메모리 칩을 사용한 경우, 대역폭의 4배를 갖는다.

이러한 단점을 극복하기 위한 몇가지 방법이 제안되었다. 이러한 해결 방법 중 하나는 전체 시스템 처리량을 증가시키기 위하여 호스트 CPU로부터 타임 인텐시브 타스크(time-intensive task)를 분담시키기 위한 응용 특정 집적 회로(Application Specific Integrated Circuit : ASIC)의 사용 방법을 포함한다. 그러나, 이 대안은 각 기능을 분담시키기 위하여 하나의 ASIC이 필요하고, 각 ASIC용 전용 메모리가 요구된다. 그 결과로써, 전체 시스템 비용이 더 많이 들고, 이 시스템의 처리량은 ASIC이 조정되도록 지정하기 위한 타스크 만을 증가시키지만, 일반적인 타스크는 증가시키지 못한다.

다른 대안은 코프로세서(Corprocessor)의 사용 방법을 포함한다. 이러한 해결 방법은 타스크를 호스트 CPU가 분담할 수 있게 하고, 시스템 메모리가 호스트 CPU 및 코프로세서에 의해 분배되게 할 수 있다. 그러나, 이러한 시스템에 있어서, 호스트 프로세서와 코프로세서 사이의 중재로 인해 총 시스템 대역폭은 감소된다. 더욱이, 양질의 소프트웨어는 모든 것을 사용하는데 필요하고, 코프로세서의 무봉 집적화(Seamless Integration)용으로 제공된다.

다른 대안은 호스트 CPU로부터 타스크를 분담시키기 위한 응용 특정 프로세서의 사용 방법을 포함한다. 이 대안은 응용 특정 프로세서로 사용하기 위하여 고가의 전용 스태틱 RAM(Static RAM :SRAM)을 필요로 한다. 따라서, 이 대안은 시스템 비용을 증기시킨다. 더욱이, 부착된 응용 특정 프로세서가 쓸모없고 양질의 소프트웨어가 무봉 집적화용으로 필요할 때 SRAM 은 사용할 수 없다.

이러한 다점에 대한 다른 해결 방법으로서, 중요한 연구와 노력은 프로세서 사이클 시간의 감소 한계에 접근할 때, 처리량을 증가시키기 위한 다중 처리 시스템에 관한 것이다. 그러나, 다중 처리 시스템을 설계하고, 이러한 시스템용의 통신 프로토콜을 개발하며 소프트웨어 지원 루틴을 설계하는데에는 다중 처리 시스템의 확산을 방해한다는 단점이 있다. 그럼에도 불구하고, 신호, 음성 및 영상 처리에서의 많은 응용은 구조화되고 이들의 처리를 분할 및 병렬로 제공한다.

이들 문제점은 많은 환경에서 나타나고, 충분한 양의 메모리 및 이에 관련하여 데이타를 처리하는 것이 필요하기 때문에, 메모리 대역폭의 증가가 제한되는 특정 영역은 그래픽 및 영상 처리된 영역이다.

따라서, 기존의 아키텍처 구조와 병행한 몇개의 독립적인 그래픽/영상 타스크의 실행용으로 사용되는 디바이스 및 방법이 필요하다. 더욱이, 시스템 처리량을 증가시키기 위한 특정한 해결책으로 비용을 거의 증가시키지 않고 주문이 불필요한 그래픽 및 영상 응용에서 프로세서의 메모리 대역폭을 향상시킬 필요가 있었다.

본 발명에 따르면, 그래픽 및 영상 처리 방법 및 장치가 제공된다. 특히, 데이타는 스마트 비디오 메모리의 데이타 기억 장치 내에 저장된다. 스마트 비디오 메모리 내에서, 프로세서 코어는 기억 장치 영역 내에 저장된 명령을 실행하고, 이 기억 장치 내에 저장된 데이타를 판독하고 기록하는데 이용할 수 있다. 스마트 비디오 메모리와의 외부 접속은 스마트 비디오 메모리가 외부 디바이스에 대해 표준 비디오 메모리 디바이스로서 작용하도록 배열된다.

본 발명의 중요한 기술적 장점은 병렬 처리를 행하기 때문에, 시스템 처리량이 본 발명에 의해 증가될 수 있다는 사실이다.

본 발명의 다른 중요한 기술적 장점은 실제 시스템이 표준 비디오 메모리 디바이스로서 외부에 나타나기 때문에, 실제 시스템이 본 발명에 의해 쉽게 개선될 수 있다. 본 발명이 표준 비디오 메모리 디바이스로서 외부에 나타나기 때문에, 병렬처리가 더 쉽게 이루어질 수 있다.

이하. 본 발명을 첨부 도면들을 참조하여 상세히 설명하겠다.

상술한 종래 기술의 문제점은 프로세서를 단일 집적 회로인 대규모 비디오 랜덤 억세스 메모리(VRAM) 내에 집적시킴으로써 본 발명에 의해 해결된다. 상술한 바와 같이, 본 발명에 따라 구성된 디바이스는 스마트 비디오 메모리 또는 스마트 비디오 랜덤 억세스 메모리(VRAM)라 한다. 이 용어들은 본 발명에 따라 구성된 디바이스가 VRAM 칩으로서 외부에 나타나고, VRAM 칩의 핀아웃을 갖기 때문에 사용된다.

제1a도 및 제1b도는 본 발명에 따른 스마트 VRAM의 외형도 및 내부 블럭도를 도시한 것이다. 제1a도에 도시된 바와 같이, 본 발명에 따라 구성된 디바이스(10)은 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments Incorporated)에서 제작된 TMS48C121 다중 포트 비디오 RAM의 핀 아웃과 같은 메모리 유사 핀아웃를 갖는 표준 비디오 메모리 디비이스로서 외부에 나타낸다. 디바이스(10)은 표준 비디오 메모리 핀아웃과 동일 또는 거의 동일한 핀아웃 배열을 갖거나, 디바이스(10)은 후술되는 바와 같이 핀을 추가한 표준 비디오 메모리 핀아웃를 포함하는 핀아웃 배열을 가질 수 있다. 양자의 경우에 있어서, 핀은 디바이스(10)이 외부 디바이스에 의한 표준 비디오 메모리로써 직접 억세스할 수 있도록 배열된다.

예를 들면, 디바이스(10)은 전형적인 VRAM의 입 출력 핀과 동일한 40개의 핀을 포함한다. 또한, 디바이스(10)은 후술되는 바와 같은 기능을 추가하기 위해 표준 비디오 메모리 디바이스의 핀 이외에 다른 핀을 포함할 수 있다. 제1a도에 도시된 핀아웃은 단지 예를 든 것이고, 디바이스(10)의 핀아웃은 소정의 표준 비디오 메모리 핀아웃에 대응하도록 배열될 수 있고, 상술한 바와 같이 표준 비디오 메모리에 부가되는 핀들을 포함할 수 있다. 인텔(Intel) 386 마이크로프로세서와 같은 호스트 CPU는 표준 비디오 메모리 디바이스를 억세스함으로써 디바이스(10)을 억세스할 수 있다.

특정한 실시예에 있어서, 본 발명에 따라 구성된 스마트 VRAM은 제1a도에 도시된 바와 같은 핀아웃를 가질 수 있다. 다음의 표는 제1a도에 도시된 바와 같은 핀아웃에 대한 펀 또는 리드 명칭을 제공한다.

[표 1]

상기 표에 나타낸 바와 같이, 본 발명의 특정한 실시예에 있어서, 디바이스는 후술될 본 발명의 특정한 기능을 위하여 사용된 3개의 노 케어(no care)핀을 갖는 "표준" 132 K x 8 비트 VRAM 디바이스와 동일한 40개의 핀을 갖는다. 특정한 실시예에 있어서, 내부 버스는 32 비트 폭이다. 내장 프로세서는 30 ns 명령 사이클 시간을 갖고, 칩은 5V 전원에서 동작한다. 또한, 내장 프로세서는 추가 핀 또는 표준 전원 및 접지 피늘 통해 전원이 공급되고 접지될 수도 있다. 상술한 것은 특정한 실시예에 관한 것이고, 다른 설명은 본 발명의 소정 범위로부터 벗어나지 않고 사용될 수 있다. 예를 들면, 64 비트 또는 128 비트 폭의 내부 버스와 같이 32 비트보다 더 넓은 버스가 사용될 수 있다.

제1b도에 도시된 바와 같이, 내부 디바이스(10)은 대규모 온-칩 비디오 메모리를 갖는 프로세서처럼 나타난다. 상술된 실시예에 있어서, 프로그램 및 데이타가 본 발명의 소정 범위로부터 벗어나지 않고 데이타 기억 장치의 동일 메모리 스페이스에 존재할 수 있을지라도, 프로그램 및 데이타는 특정 데이타 기억 장치에 존재한다. 본래의 메모리 디바이스 내에 고유하게 사용될 수 있는 넓은 내부 버스는 프로세서를 메모리에 접속시킨다. 제1b도에 도시된 바와 같이, 내부 버스는 32 비트 폭일 수 있다. 프로그램 메모리(12)는 명령 디코더(14)에 결합된다. 명령 디코더(14)는 프로그램 메모리(12) 내에 존재하는 명령을 디코드하여 제어 신호를 논리 장치(16)으로 출력한다. 또한, 논리 장치(16)은 프로그램 메모리(12) 및 데이타 메모리(18)에 결합된다. 또한, 데이타 메모리(18)은 직렬 억세스 메모리("SAM" : 19)에 결합된다.

명령 디코더(14) 및 논리 장치(16)은 본 발명에 따른 메모리 내에 집적된 프로세서 코어를 나타낸다. 집적될 프로세서 코어는 정수 단위만을 포함하는 것과 같은 적절하게 제한된 프로세서 코어에서 고정점과 부동 소수점 승산자를 포함하는 코어까지의 범위일 수 있다. 예를 들면, RISC-기초 정수 단위(SPARC 또는 MIPS)는 본 발명에서 프로세서 코어로서 포함될 수있다. 전형적으로 이러한 정수 단위는 16 메가비트 VRAM 영역의 10 %이하를 점유한ㄷ. 따라서, RISC 코어는 다른 프로세서 코어에 비해 크기가 상대적으로 작기 때문에 집적화에 적합하다. 또한, 정수 단위이외에 하드웨어 승산자를 사용하는 프로세서 코어가 포함될 수 있다. 예를 들면, 텍사스 인스트루먼츠 인코포레이티트의 모델 TMS320C10-C50은 디지탈 신호 프로세서에 사용된 것과 같은 디지탈 신호 프로세서 코어를 본 발명에 따른 스마트 메모리 내에 집적화될 수 있다.

상술된 바와 같이, 프로그램 메모리(12) 및 데이타 메모리(18)은 동일 메모리 스페이스를 점유할 수 있거나 개별적으로 분리될 수 있다. 더욱이, 이들 메모리들은 병렬 억세스 메모리이고, 다이나믹 랜덤 억세스 메모리를 포함할 수 있다. 또한, 메모리 제어기(20)은 논리 장치(16)에 결합된다. 메모리 제어기(20)은 디바이스(10)의 메모리에 대한 외부 억세스가 내부 억세스보다 우선하도록 한다. 따라서, 메모리 제어기(20)은 외부 억세스 중에 논리 장치(16)을 고정시킨 다음, 외부 억세스의 완료 후 프로세서가 수행하게 하기 위하여 논리 장치(16)을 해제한다. 외부 디바이스는 최고 메모리 억세스 우선권을 갖는다. 따라서, 예를 들면, 호스트 프로세서가 처리 중에 본 발명에 따라 구성된 온-칩 메모리를 억세스하는 경우, 온-칩 프로세서는 정지된다.

직렬 억세스 메모리(19)는 메모리(18)에 직렬 억세스하기 위하여 제공된다. 제1a도에 도시된 실시예에 있어서, 직렬 억세스 메모리(19)는 직렬 I/O 리드 중하나인 SDQ0-SDQ7에 결합된 각각의 레지스터를 갖는 8개의 SAM 레지스터를 포함한다. 예를 들면, 각각의 레지스터는 256 비트 폭이다. 메모리(18)로의 직렬 억세스는 SAM(19)를 통해 획득돈다. 특정한 실시예에 있어서, 각 직렬 억세스 메모리 레지스터는 메모리(18)의 각 열에 결합되므로, 메모리(18)의 서택된 행을 SAM 레지스터들 중 하나로부터 판독되고, 이에 기록도 되며 SAM 레지스터의 직렬 I/O 리드를 통해 직렬로 판독 및 기록된다.

제2a도는 2개의 표준 메모리 디바이스 및 2개의 표준 VRAM을 갖는 종래의 단일 프로세서 시스템의 블럭도이다. 제2a도에 도시된 바와 같이, CPU(22)는 어드레스 및 데이타 버스를 사용함으로써 메모리 디바이스(24, 26, 28 및 30)으로부터 데이타를 저장 및 정정하도록 동작한다. 예를 들면, CPU(22)는 텍사스 인스트루먼츠 인코포레이티드에 으해 제작된 TMS 320을 포함할 수 있지만, 메모리 디바이스(24 및 26)은 132K x 8비트 VRAM을 포함할 수 있고, 디바이스(28 내지 30)은 이 32K x 8 비트 RAM을 포함할 수 있다. VRAM(24 및 26)은 모니터(29 내지 310)에 각각 결합되는 각각의 D/A 변환기(25 및 27)에 결합된다. 이들 D/A 변환기 및 모니터는 VRAM(24 및 26) 내의 데이타를 비디오 디스플레이할 수 있다.

제2b도는 제1a도 및 제1b도에 도시된 바와 같이 2개의 스마트 VRAM을 포함하는 시스템을 도시한 것이다. 제2a도 및 제2b도에 도시된 바와 같이, 제2a도에 도시된 2개의 표준 비디오 메모리 디바이스는 추가 하드웨어를 필요로 하지 않는 본 발명에 따라 구성된 디바이스로 대체된다. 스마트 VRAM(32 및 34)는 전형적인 비디오 메모리 디바이스를 나타내므로, 이러한 메모리 디바이스를 접속하는 것처럼 접속된다. 따라서, 이러한 스마트 비디오 메모리는 개인용 컴퓨터와 같은 기존의 단일 프로세서 시스템의 주요 시스템을 재설계하지 않고서도 강력한 멀티프로세서 시스템으로 변환시킬 수 있다. 제2b도에 도시된 바와 같이, 2개의 스마트 비디오 메모리 디바이스는 CPU에 의해 수행된 동작과 병렬로 디스크를 실행하는데 이용될 수 있다.

본 발명에 따른 설계로 인해 중요한 장점이 스마트 메모리를 포함하는 시스템으로 실현된다. 한가지 이러한 장점은 시스템 처리량이다. 시스템 처리량은 몇개의 독립 타스크의 동시 실행으로 인해 증가한다. 예를 들면, 개인용 컴퓨터 장치에 있어서, 하나의 스마트 비디오 메모리는 호스트 CPU에 의해 분담된 그래픽 응용을 실행하고 그래픽 디스플레이로 출력하기 위한 데이타를 준비하고, 다른 스마트 비디오 메모리는 다른 분담된 그래픽 응용을 스마트 VRAM 내에 저장된 영상으로 실행 할 수 있다. 이들 타스크는 제어 CPU의 제어에 의해 수행된다. 상술된 바와 같은 스마트 비디오 메모리 사이에 분배된 타스크로 인해, 중앙 CPU의 타스크만은 이들 스마트 비디오 메모리 내에서 소정의 데이타를 처리하지 않고서도 데이타를 스마트 비디오 메모리로부터 이동시킬 수 있다.

본 발명의 다른 장점은 CPU의 메모리 대역폭을 개량한 것이다. 메모리로부터 행 데이타르 페치하고, 이 데이타를 처리하며, 처리된 결과를 메모리에 다시 기록하는 대신에, 호스트 CPU는 단지 메모리로부터 처리된 데이타 또는 정보를 페치한다. 따라서, 시스템 버스의 트래픽은 감소된다. 제3a도 및 제3b도는 본 발명에 따라 구성된 스마트 VRAM의 사용으로 인해 감소된 트래픽의 예를 도시한 것이다. 소정의 그래픽 응용에 있어서, 벡터는 종종 여러가지 매트릭스에 의해 승산된다. 예를 들면, 벡터(A)는 벡터(C)를 산출하기 위히야 매트릭스(B)에 의해 승산될 수 있다. 제3a도에 도시된 바와 같이, 종래의 시스템에 있어서, 호스트 CPU는 매트릭스요소(B ; 행 데이타)를 페치하고, 매트릭스를 백터(A) 요소로 B 요소를 승산하여, 합을 메모리에 다시 기록한다. 본 발명에 따라 구성된 스마트 VRAM을 사용하는 시스템에 있어서, CPU는 벡터(A) 요소를 매트릭스(B)에 포함된 스마트 메모리(36)으로 이동시킨 다음, 스마트 메모리(36)은 A 및 B를 승산함으로써 C로 계산되므로, 이 벡터 승산을 호스트 CPU가 자유롭게 행한다. 상술한 예의 벡터 크기 100에 있어서, 시스템 버스의 트래픽은 본 발명에 따라 구성된 스마트 VRAM을 사용할 때, 인자 100 만큼 감소된다.

본 발명의 다른 장점은 2개의 별도 기능으로 작용할 수 있다는 것이다. 디폴트 모드에 있어서, 본 발명에 따른 디바이스는 표준 비디오 메모리 디바이스로서 작용한다. 그러나, 후술되는 바와 같이, 이들은 또한 스마트 모드로 전환되어 적절한 소프트웨어에 분담함으로써 특정한 타스크를 실행하도록 제작된다. 반면에, 현재 컴퓨터의 코프로세서 카드는 슬롯을 물리적으로 점유한다. 쓸모없을 때, 이들 지정된 메모리는 호스트 CPU를 사용할 수 없다.

또한, 본 발명은 기존 시스템의 기능을 용이하게 개선할 수 있다. 기존의 프로세서에 추가하는 것은 프로세서 보존 시스템을 설계하여 추가하는 것보다 용이하다. 오늘날 메모리는 프로세서와 전혀 상반되는 표준화된 부품이 있으므로 메모리 칩의 핀을 소형화할 수 있기 때문에 본 발명에 따라 구성된 디바이스는 기존의 시스템 내에 용이하게 집직화될 수 있다. 더욱이, 프로세서의 어드레스 스페이스가 전형적으로 몇개의 메모리 디바이스의 객체가 되기 때문에, 스마트 VRAM이 시스템에 추가될 때마다 추가 메모리 뿐만 아니라 추가 처리능력이 추가된다. 따라서, 시스템의 성장 발달에 발맞춰 컴퓨터 사용이 필요하게 되어, 시스템은 본 발명에 따라 구성된 스마트 VRAM을 추가함으로써 쉽고도 빠른 것으로 진행될 수 있다. 제4도는 전형적인 프로세서 및 메모리 시스템 및 고유의 병렬 구조를 도시한 것이다. 따라서, 본 발명에 따라 설계된 스마트 비디오 메모리는 표준 메모리 디바이스가 도래되자마자 시스템에 추가되기 때문에 최소한의 설계 변경으로 병렬 처리를 행하도록 제공한다.

본 발명의 다른 장점은 메모리 및 넓은 내부 버스 구조의 위치로 인해 처리 속도를 증가시킨다. 스마트 VRAM으로 실행되는 프로그램에 필요한 모든 데이타가 온-칩이기 때문에, 처리 속도는 데이타가 오프-칩인 경우보다 빠르다. 더욱이, 넓은 내부 버스는 크기 및 전자 특성을 고려하였기 때문에 칩 주변부를 가로지르는 것보다 메모리 칩 내부에서 실행될 수 있다.

양호한 방법에 있어서, 본 발명은 2개의 모드, 즉 스마트 및 표준 모드를 갖는다. 스마트 모드에 있어서, 프로세서 코어는 처리 개시를 명령한 경우, 데이타 메모리(18) 내의 데이타를 처리할 수 있다. 표준 모드에 있어서, 프로세서 코어는 처리를 방해한다. 디폴드 동작 모드는 "표준" 모드이다. "표준" 모드에 있어서, 디바이스는 표준 비디오 메모리 모드로서 동작한다. 제5a도에 도시된 바와 같이, 시스템의 호스트 프로세서(38)은 스마트 비디오 메모리(10)의 모드 핀에 기록함으로써 동작 모드를 동적으로 전환한다. 모드 핀은 제 1a도의 핀(13)과 같은 전형적인 비디오 메모리 디바이스에 노 케어 핀을 포함할 수 있다. 모드 핀을 사용함으로써, 디바이스의 동작 모드는 보장되고, 소프트웨어 버그(bug)가 모드를 우연히 전환될 수 없게 한다. 다른 대안에 있어서, 모드 핀은 여분의 어드레스 핀으로서 사용될 수 있다. 따라서, 한가지 특정한 영역에 어드레스 될 때, 표준 비디오 메모리에서 스마트 모드로 작용할 수있다. 다른 영역에서 어드레스될 때, 스마트 비디오 메모리는 스마트 모드로 작용할 수 있다.

다른 실시예에 있어서, 스마트 비디오 메모리 디바이스의 모드는 모드 핀을 사용하지 않고서도 전환될 수 있다. 이러한 방법에 있어서, 고정된 메모리 위치는 동작 모드 스위치로 정한다. 예를 들면, 제1b도의 데이타 메모리(18) 내의 특정 위치는 모드 스위치로 반전될 수 있다. 호스트 프로세서는 제5a도에 도시된 바와 같은 어드레스 및 데이타 버스 양단의 메모리 위치에 고정된 패턴을 어드레싱 또는 기록함으로써 동작 모드를 전환할 수 있다. 스마트 프로세서는 패턴 또는 패턴의 순서를 감지하므로, 모드를 전환한다. 모드 핀과 같은 여분의 핀을 필요로하지 않는 디바이스의 모드를 선택하기 위한 다른 대안은 기록/비트 형(write-per-bit type)기능 또는 다른 설계 검사(Deign-for-Test : DFT)기능을 포함한다.

또한, 모드 핀은 리셋 핀으로서 사용될 수 있다. 본 발명에 따른 스마트 VRAM이 프로세서에 포함되기 때문에, 프로세서용 리셋 기능이 필요하다. 이 리셋은 모드 핀에 의해 달성될 수 있고, 모드가 "스마트"로 전환될 때마다, 리셋이 발생된다. 선택적인 실시예에서와 같이, 부수적인 리셋 핀이 사용될 수 있다. 더욱이, 리셋 기능은 모드 스위치에 관련하여 상술한 바와 같이 제5a도에 도시된 바와 같은 어드레스 및 데이타 버스 양단의 스마트 VRAM 내의 특정한 메모리 위치에 패턴을 기록함으로써 핀 신호를 사용하지 않고서도 달성할 수 있다. 리셋 기능은 모드 스위치로써 동일 메모리 위치 또는 별도 메모리 위치에 관련된다. 제5a도는 모드 핀에 관련된 리셋 핀을 도시한 것이다.

스마트 모드에 있어서, 호스트 프로세서가 제5b도에 도시된 바와 같이 고정된 개시(go) 위치에 고정 패턴을 기록함으로써 스마트 VRAM의 프로세서가 개시 및 정지될 수 있다. 스마트 모드가 아닌 경우, 스마트 VRAM의 프로세서는 개시 명령이 수신될지라도 프로세서를 개시할 수 없다. 호스트 CPU(38)은 스마트 VRAM(10)의 개시 메모리 위치(40)을 어드레스하고 그 위치에 고정된 개시 패턴을 기록한다. 스마트 비디오 메모리 내의 포로세서는 스마트 모드로 디바이스가 제공되게 수행하기 시작한다. 스마트 비디오 메모리가 이 타스크를 완료한 후에는, TC핀을 통해 이 타스크 완료를 프로세서에 신호할 수 있다. 제5a도 및 표에 도시된 바와 같이 TC 핀은 제1a도의 핀(15)와 같이 표준 비디오 메모리 디바이스의 노 케어 핀을 포함할 수 있다. 이 TC 핀은 호스트 CPU의 인터럽트 라인에 접속될 수 있다. TC 핀은 타스크 완료를 신호할 필요가 없다는 것을 알 수 있다. 예를 들면, 특정한 메모리 위치는 스마트 VRAM 내의 상태 메모리 위치로 반전될 수 있다. 호스트 프로세서는 타스크가 제5a도에 도시된 바와 같이, 어드레스 및 데이타 버스를 사용함으로써 스마트 VRAM 에 의해 완료도었다는 것을 나타내는 특정한 코드를 상태 메모리 위치에 등록할 수 있다. 다른 방법으로서, 스마트 VRAM은 타스크의 완료에 필요한 기간을 설정하기 위한 바전 메모리 위치를 갖는다. 호스트 CPU는 이 메모리 위치를 판독한 다음 설정된 기간이 경과한 후에야 처리 데이타를 필요로 한다.

상술한 표 및 제5a도에 도시된 바와 같이, 인터럽트 발생 신호가 또한 제공된다. 이 신호는 노 케어 핀 또는 추가 핀과 같은 핀에 의해 달성될 수 있거나 모드 스위치에 관련하여 상술한 바와 같이 제5a도에 도시된 어드레스 및 데이타 버스 양단의 특정한 메모리 위치에 적절한 코드를 기록하므로써 "소프트" 신호에 의해 달성 될 수 있다. 인터럽트 발생 신호는 스마트 VRAM의 프로세서가 현재 타스크를 인터럽트하고 인터럽트 타스크를 프로세스하게 한다. 인터럽트 타스크의 완료시에, 초기 타스크가 계속된다. 인터럽트 타스크의 ID 또는 어드레스는 인터럽트 발생 신호와 함께 호스트 프로세서에 의해 통과될 수 있다.

제5a도에 도시된 바와 같이, 스마트 VRAM(10)의 직렬 데이타 리드는 D/A(25)를 통해 모니터(29)에 결합된다. 이 설계로 인해, 비디오 데이타는 스마트 VRAM(10)으로부터 모니터(29) 상에 표시된다. 비디오 데이타는 직렬 데이타 리드 양단의 SAM(19)를 통해 직렬로 출력된다.

추가 처리 능력에 있어서, 스마트 VRAM(10)은 제5a도에 도시된 바와 같은 버스 중재기(42)에 관련하여 사용하기 위하여 버스 요구 및 버스 허가 신호를 포함할 수 있다. 이들 능력에 있어서, 예를 들면, 스마트 VRAM(10)은 보다 완전한 병렬 처리를 제공하기 위하여 제공되는 I/O 기능을 수행하고자 버스를 직럽 제어할 수 있다.

종래에는, 데이타가 호스트 CPU에 의해 스마트 VRAM의 병렬 DRAM 메모리로부터 판독되고 이 스마트 VRAM에 기롤된다. 호스트 CPU는 스마트 VRAM의 DRAM에 입력 데이타를 기록하고 스마트 VRAM에 의해 출력되고 데이타를 판독한다. 예를 들면, 8 비트 넓이의 외부 버스가 16 비트 호스트 CPU에 사용된 경우, 프로세서는 16 비트 데이타 트랜스퍼를 달성하기 위하여 2번 판독 및 기록할 수 있다.

본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 분야에 숙력된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러가지로 변형 및 변경시킬 수 있다. 그러므로, 본 발명은 첨부된 특허 청구의 범위 내에서만 제한한다.

Claims

스마트 비디오 메모리에 있어서:

랜덤 억세스 메모리 및 직렬 억세스 메모리(seria acess memory)를 포함하는 데이타 기억 장치,

상기 데이타 기억 장치 내에 저장된 명령을 실행하고, 상기 데이타 기억 장치의 데이타를 판독 및 기록하도록 동작하는 프로세서 -상기 데이타 기억 장치 및 프로세서는 단일 집적 회로 내에 집적됨- , 및

외부에서 상기 데이타 기억 장치 및 프로세서에 접속할 수 있도록 상기 데이타 기억 장치 및 프로세서에 결합되어 상기 단일 집적 회로로부터 연장된 외부 리드들 -상기 외부 리드들은 상기 스마트 비디오 메모리가 외부 디바이스들에 의해 표준 비디오 메모리 디바이스로서 직접 억세스될 수 있도록 배열됨-

를 포함하고,

사기 외부 리드들 중 하나 이상의 외부 리드는 직렬 데이타 억세스를 위해 상기 직렬 억세스 메모리에 결함된 직렬 데이타 리드를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 외부 리드들 중 하나는 상기 프로세서를 스마트 모드와 표준 모드 사이에서 전환하기 위한 모드 리드를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 데이타 기억 장치는 상기 프로세서를 스마트 모드와 표준 모드 사이에서 전환하기 위한 모드 정보를 저장하기 위한 특정 메모리 위치를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 외부 리드들 중 하나는 상기 프로세서가 인터럽트 타스크(interrupt task)를 실행하게 하기 위한 인터럽트 발생 리드를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 데이타 기억 장치는 상기 프로세서가 인터럽트 타스크를 실행하게 하기 위한 인터럽트 발생 정보를 저장하기 위한 특정 메모리 위치를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 외부 리드들 중 하나는 상기 프로세서를 리셋시키기 위한 리셋 리드를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 데이타 기억 장치는 상기 프로세서를 리셋시키기 위한 리셋 정보를 저장하기 위한 특정 메모리 위치를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 데이타 기억 장치는 상기 프포세서가 실행 명령을 개시 및 정지시키게 하기 위한 정보를 저장하기 위한 특정 메모리 위치를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
제1항에 있어서, 상기 외부 리드들 중 하나는 상기 프로세서에 의한 타스크의 완료를 나타내기 위한 타스크 완료 리드를 포함하는 것을 특징으로 하는 스마트 메모리.
제1항에 있어서, 상기 데이타 기억 장치는 상기 프로세서에 의한 타스크의 완료를 나타내기 위한 타스크 완료 메모리 위치를 포함하는 것을 특징으로 하는 스마트 비디오 메모리.
비디오 처리 시스템에 있어서:

중앙 처리 장치,

램덤 억세스 메모리 및 직렬 억세스 메모리를 포함하는 메모리를 내부에 갖고 있고, 상기 중앙처리 장치와의 사이에 결합된 외부 리드들을 갖는 집적 회로, 및

상기 집적 회로 내에 집적되고 상기 메모리에 접속되며, 상기 외부 리드들 중의 리드들에 접속되는 프로세서 -상기 외부 리드들은 외부에서 상기 메모리 및 프로세서에 접속할 수 있도록 상기 메모리 및 프로세서에 결합되어 상기 집적 회로로부터 연장되고, 상기 집적 회로가 외부 디바이스들에 의해 표준 비디오 메모리 디바이스로서 집적 억세스될 수 있도록 배열됨-

를 포함하고,

상기 외부 리드들 중 하나 이상의 외부 리드는 직렬 데이타 억세스를 위하여 상기 직렬 억세스 메모리에 결합된 직렬 데이타 리드를 포함하고,

상기 프로세서는 상기 메모리 내에 저장된 명령들을 실행하고 상기 메모리의 데이타를 판독 및 기록하도록 동작하며,

상기 중앙 처리 장치 및 다른 외부 디바이스들은 상기 메모리를 직접 억세스 할 수 있는 것을 특징으로 하는 비디오 처리 시스템.
제11항에 있어서, 상기 중앙 처리 장치는 상기 프로세서에 의해 실행될 타스크들을 상기 집적 회로에 오프로드(offload)하도록 동작하는 것을 특징으로 하는 비디오 처리 시스템.
제11항에 있어서, 상기 프로세서는 상기 집적 회로에 억세스하는 동안 정지되는 것을 특징으로 하는 비디오 처리 시스템.
제11항에 있어서,

상기 직렬 데이타 리드에 결합된 D/A 변환기,

상기 D/A 변환기에 결합된 비디오 모니터를 더 포함하여, 상기 메모리의 데이타가 상기 직렬 억세스 메모리를 상기 D/A 변환기 및 상기 모니터로 순차 출력되게 되어 있는

것을 특징으로 하는 비디오 처리 시스템.
제11항에 있어서, 시스템 버스의 제어를 허가(grant)하도록 동작하는 버스 중재기(bus arbitrator)를 더 포함하고, 상기 외부 리드들은 버스 요구 리드 및 버스 허가 리드를 포함하여, 상기 집적 회로가 사이 시스템 버스를 제어할 수 있게 되어 있는 것을 특징으로 하는 비디오 처리 시스템.
비디오 처리 방법에 있어서:

프로세서 및 직렬 억세스 메모리를 포함하는 메모리를 갖고 있는 집적 회로에 명령들을 저장하는 단계 -상기 명령 저장 단계는 표준 비디오 메모리 디바이스에 대한 저장으로서 수행됨-,

메모리에 데이타를 저장하는 단계 -사이 데이타 저장 단계ㅡㄴ 표준 비디오 메모리 디바이스에 대한 저장으로서 수행됨-,

상기 집적 회로에 대해 상기 명령들을 실행하여 처리된 데이타를 발생시키도록 지시하는 단계, 및

비디오 디스플레이를 위하여 상기 직렬 억세스 메모리를 통해 상기 메모리에 저장된 데이타를 순차 출력하는 단계 를 포함하고,

상기 집적 회로는 외부 디바이스들에 의해 표준 비디오 메모리 디바이스로서 집적 억세스될 수 있는 것을 특징으로 하는 비디오 처리 방법.