KR100286337B1 - Voltage regulator circuit - Google Patents
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Abstract
본 발명은 외부 파워라인과 내부 파워라인 사이에 전압 레귤레이터를 설치하여 내부파워라인에 안정된 형태의 내부전원을 공급하기 위한 것으로, 직렬접속된 저항형 모스트랜지스터(MP1,MP2),(MN1)를 이용하여 부트스트랩부(32)의 스타트노드 전압을 설정하는 스타트노드전압 설정부(31)와; 저항(R1),(R2)의 비율에 따라 기준전압(VDD_REF)을 설정하고, 교류성분(AC)을 커버하기 위한 부트스트랩부(32)와; 상기 부트스트랩부(32)에서 출력되는 기준전압(VREF)을 기준으로 차동증폭하여 그에 따른 출력전압을 발생하는 차동증폭부(33)와; 상기 차동증폭부(33)의 출력전압에 따라 내부파워라인측으로 내부 전원단자전압(VDD_INT)을 공급하는 내부전원 출력부(34)로 전압 레귤레이터를 구성한 것이다.The present invention is to supply a stable internal power supply to the internal power line by installing a voltage regulator between the external power line and the internal power line, using a series of resistance type resistors (MP1, MP2), (MN1) connected in series A start node voltage setting unit 31 for setting a start node voltage of the bootstrap unit 32; A bootstrap section 32 for setting the reference voltage VDD_REF according to the ratio of the resistors R1 and R2 and covering the AC component AC; A differential amplifier 33 which differentially amplifies the output voltage according to the reference voltage VREF output from the bootstrap 32 and generates an output voltage according thereto; According to the output voltage of the differential amplifier 33, the voltage regulator is configured by the internal power output unit 34 that supplies the internal power supply terminal voltage VDD_INT to the internal power line side.
Description
본 발명은 집적회로에 전원을 공급하는 기술에 관한 것으로, 특히 외부 파워라인과 내부 파워라인을 구비한 집적회로에서 전압 레귤레이터를 이용하여 외부전원으로부터 안정된 형태의 내부전원을 공급할 수 있도록한 전압 레귤레이터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for supplying power to an integrated circuit. In particular, in an integrated circuit having an external power line and an internal power line, a voltage regulator circuit can supply a stable type of internal power from an external power source using a voltage regulator. It is about.
도 1은 종래기술에 의한 집적회로의 파워라인 개략도로서 이에 도시한 바와 같이, 전원입력패드(V_PAD)에 외부파워라인(11) 및 내부파워라인(12)이 공통으로 접속되어 그 전원입력패드(V_PAD)를 통해 공급되는 전원을 공통으로 사용하도록 구성된 것으로, 이의 작용을 설명하면 다음과 같다.FIG. 1 is a schematic diagram of a power line of an integrated circuit according to the prior art, and as shown therein, an external power line 11 and an internal power line 12 are commonly connected to a power input pad V_PAD. It is configured to use the power supplied through V_PAD) in common, and its operation is as follows.
전원입력패드(V_PAD)에 일정 전압이 공급되면 이에 의해 내부파워라인(12)을 통해 집적회로에 공급되는 전원단자전압(VCC)도 결정된다. 따라서, 외부전압이 증가할수록 집적회로에 흐르는 전체전류(ICC)의 량이 증가된다. 또한, 전원입력패드(V_PAD)에 외부파워라인(11) 및 내부파워라인(12)이 공통으로 접속되어 있으므로 그 외부파워라인(11)을 통해 접속된 부하의 상태에 따라 상기 전원단자전압(VCC)이 불안정한 상태로 변동될 수 있다.When a predetermined voltage is supplied to the power input pad V_PAD, the power terminal voltage VCC supplied to the integrated circuit through the internal power line 12 is also determined. Therefore, as the external voltage increases, the amount of total current ICC flowing through the integrated circuit increases. In addition, since the external power line 11 and the internal power line 12 are commonly connected to the power input pad V_PAD, the power terminal voltage VCC according to the load state connected through the external power line 11. ) May fluctuate in an unstable state.
이와 같이 종래 반도체회로의 전원공급 장치에 있어서는 외부의 파워라인과 내부의 파워라인이 전원입력패드에 직접 접속되어 있어 그 전원입력패드에 공급되는 외부전압에 의해 파워라인에 접속된 집적회로의 내부전압이 결정되고, 외부전압의 변동에 의해 내부전압에 노이즈가 발생될 뿐만 아니라 전자파잡음(EMI: Electro Magnetic Interference) 특성이 불량해지고 이와 같은 조건들에 의해 반도체 칩의 수명이 단축되는 결함이 있었다.As described above, in a conventional semiconductor circuit power supply device, an external power line and an internal power line are directly connected to a power input pad, and the internal voltage of the integrated circuit connected to the power line by an external voltage supplied to the power input pad. In addition, noise is generated in the internal voltage due to the variation of the external voltage, and the characteristics of the Electro Magnetic Interference (EMI) are poor, and the lifespan of the semiconductor chip is shortened by such conditions.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 파워라인과 내부 파워라인 사이에 전압 레귤레이터를 설치하고, 그 레귤레이터를 이용하여 내부파워라인에 안정된 형태의 내부전원을 공급하는 전압 레귤레이터 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a voltage regulator circuit for installing a voltage regulator between an external power line and an internal power line, and supplying a stable type of internal power to the internal power line using the regulator.
도 1은 종래기술에 의한 집적회로의 파워라인 개략도.1 is a schematic diagram of a power line of an integrated circuit according to the prior art;
도 2는 본 발명에 의한 집적회로의 파워라인 개략도.2 is a schematic diagram of a power line of an integrated circuit according to the present invention;
도 3은 도 2에서 전압 레귤레이터의 일실시 예시 상세 회로도.3 is a detailed circuit diagram of one embodiment of the voltage regulator in FIG.
도 4는 VDD의 증가에 대한 ICC의 저항 증가분(△R)을 나타낸 그래프.4 is a graph showing the resistance increase (ΔR) of the ICC with respect to the increase in VDD.
도 5a-5f는 본 발명에 의한 DC 시뮬레이션 파형도.5A-5F are DC simulation waveform diagrams according to the present invention.
도 6a-6f는 본 발명에 의한 AC 시뮬레이션 파형도.6A-6F are AC simulation waveform diagrams according to the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
21 : 외부파워라인 22 : 내부파워라인21: external power line 22: internal power line
23 : 전압레귤레이터 31 : 스타트노드전압 설정부23: voltage regulator 31: start node voltage setting section
32 : 부트스트랩부 33 : 차동증폭부32: bootstrap portion 33: differential amplifier
34 : 내부전원 출력부34: internal power output unit
도 2는 본 발명에 의한 전압 레귤레이터 회로의 적용부위를 보인 전체 개략도로서 이에 도시한 바와 같이, 전원입력패드(V_PAD)를 외부파워라인(21)에 직접 접속하고, 전압 레귤레이터(23)를 통해서는 내부파워라인(22)에 접속하며, 그 전압 레귤레이터(23)는 전원입력패드(V_PAD)를 통해 공급되는 전압이 소정 레벨 이상을 유지하는 한 주변의 환경변화에 관계없이 일정 레벨의 전압을 공급하도록 구성하였다.2 is a schematic view showing the application of the voltage regulator circuit according to the present invention. As shown in FIG. 2, the power input pad V_PAD is directly connected to the external power line 21, and the voltage regulator 23 is connected to the power regulator. It is connected to the internal power line 22, the voltage regulator 23 is to supply a voltage of a constant level irrespective of changes in the surrounding environment as long as the voltage supplied through the power input pad (V_PAD) is maintained above a predetermined level. Configured.
도 3은 상기 도 2에서 전압 레귤레이터(23)에 대한 일실시 예시 상세 회로도로서 이에 도시한 바와 같이, 직렬접속된 저항형 모스트랜지스터(MP1,MP2),(MN1)를 이용하여 부트스트랩부(32)의 스타트노드 전압을 설정하는 스타트노드전압 설정부(31)와; 저항(R1),(R2)의 비율에 따라 기준전압(VREF)을 설정하고, 교류성분(AC)을 커버하기 위한 부트스트랩부(32)와; 상기 부트스트랩부(32)에서 출력되는 기준전압(VREF)을 기준으로 입력전압을 차동증폭하여 그에 따른 출력전압을 발생하는 차동증폭부(33)와; 상기 차동증폭부(33)의 출력전압에 따라 내부파워라인측으로 내부 전원단자전압(VDD_INT)을 공급하는 내부전원 출력부(34)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 4 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.FIG. 3 is a detailed circuit diagram of an example of the voltage regulator 23 in FIG. 2. As shown in FIG. 2, the bootstrap unit 32 is formed by using resistance-type MOS transistors MP1, MP2, and MN1 connected in series. A start node voltage setting unit 31 for setting a start node voltage of? A bootstrap section 32 for setting the reference voltage VREF in accordance with the ratios of the resistors R1 and R2 and for covering the AC component AC; A differential amplifier 33 for differentially amplifying an input voltage based on a reference voltage VREF output from the bootstrap 32 and generating an output voltage according thereto; It consists of an internal power supply output unit 34 for supplying the internal power supply terminal voltage (VDD_INT) to the internal power line side in accordance with the output voltage of the differential amplifier 33, Figure 4 to the attached to the operation of the present invention A detailed description with reference to FIG. 6 is as follows.
도 2에서, 전원입력패드(V_PAD)를 통해 공급되는 외부전압이 직접 외부파워라인(21)에 공급되어 해당 용도로 사용되고, 전압 레귤레이터(23)를 통해서는 내부파워라인(22)에 공급되는데, 그 전압 레귤레이터(23)는 전원입력패드(V_PAD)를 통해 공급되는 전압이 소정 레벨(예: 3.5V) 이상에서 변동되는 경우에도 항상 고정된 전압(예: 3.5V)을 출력하게 되므로 입력전압의 변동이나 외부파워라인(21)의 부하 변동에 관계없이 반도체 칩 즉, 집적회로에 항상 일정한 전압을 공급할 수 있게 된다.In FIG. 2, an external voltage supplied through the power input pad V_PAD is directly supplied to the external power line 21 and used for the corresponding purpose, and is supplied to the internal power line 22 through the voltage regulator 23. The voltage regulator 23 always outputs a fixed voltage (eg, 3.5V) even when the voltage supplied through the power input pad V_PAD is changed over a predetermined level (eg, 3.5V). Regardless of fluctuations or load fluctuations of the external power line 21, it is possible to always supply a constant voltage to the semiconductor chip, i.
이하, 상기 전압 레귤레이터(23)의 작용을 도 3을 참조하여 상세히 설명한다.Hereinafter, the operation of the voltage regulator 23 will be described in detail with reference to FIG. 3.
도 2의 전원입력패드(V_PAD)를 통해 공급되는 전원단자전압(VDD)이 인버터(I1)를 통해 "로우"로 반전되어 피모스트랜지스터(MP7)의 게이트에 공급되므로 그가 온상태를 유지하게 된다.Since the power terminal voltage VDD supplied through the power input pad V_PAD of FIG. 2 is inverted to "low" through the inverter I1 and supplied to the gate of the PMOS transistor MP7, it is maintained on. .
상기 피모스트랜지스터(MP7)의 출력전압이 부트스트랩부(32)의 기준전압(VDD_REF)으로 공급되는데, 이 기준전압(VDD_REF)이 다른 한편으로는 스타트노드전압 설정부(31)에 공급되어 직렬접속된 저항형 모스트랜지스터(MP1),(MP2),(MN1)에 의해 소정 레벨 이하로 분압되고, 이렇게 분압된 전압에 의하여 그 출력전압이 부트스트랩부(32)의 스타트노드(SN) 전압이 결정된다.The output voltage of the PMOS transistor MP7 is supplied to the reference voltage VDD_REF of the bootstrap section 32, which is supplied to the start node voltage setting section 31 on the other hand and is connected in series. The voltage is divided below a predetermined level by the connected resistance type transistors (MP1), (MP2), and (MN1), and the output voltage of the start-node (SN) voltage of the bootstrap section 32 is divided by the divided voltage. Is determined.
즉, 상기 기준전압(VDD_REF)이 게이트와 소오스가 공통접속된 저항형 피모스트랜지스터(MP1),(MP2) 및, 게이트에 전원단자전압(VDD)이 공급되는 저항형 엔모스트랜지스터(MN1)를 순차적으로 통해 접지단자(VSS)측으로 흐르게 되므로, 그 기준전압(VDD_REF)이 이 상기 피모스트랜지스터(MP1),(MP2) 및 엔모스트랜지스터(MN1)의 저항비에 의해 소정 레벨 이하로 분압되어 스타트노드(SN)에 공급된다.That is, the reference voltage VDD_REF may be a resistive PMOS transistor MP1 or MP2 having a gate and a source connected in common, and a resistive NMOS transistor MN1 to which a power terminal voltage VDD is supplied to the gate. Since it sequentially flows to the ground terminal VSS side, the reference voltage VDD_REF is divided to a predetermined level or less by the resistance ratios of the PMOS transistors MP1, MP2, and the NMOS transistor MN1, and starts. It is supplied to the node SN.
상기 스타트노드전압 설정부(31)의 스타트노드(SN)에서 출력되는 전압이 부트스트랩부(32)의 제어전압으로 공급되는데, 이에 의해 부트스트랩부(32)의 피모스트랜지스터(MP3),(MP5)가 바이스전압이 결정되고, 이 피모스트랜지스터(MP3),(MP5)의 동작 상태에 따라 저항(R1)을 통해 피모스트랜지스터(MP4),(MP8)의 게이트에 공급되는 전압이 결정된다. 결국, 상기 부트스트랩부(32)에서 저항(R1),(R2) 값의 비율에 따라 기준전압(VREF)이 결정되고, 교류성분(AC)이 제거된다.The voltage output from the start node SN of the start node voltage setting unit 31 is supplied to the control voltage of the bootstrap unit 32, whereby the PMOS transistor MP3 of the bootstrap unit 32, ( The vise voltage of MP5 is determined, and the voltage supplied to the gates of the PMOS transistors MP4 and MP8 through the resistor R1 is determined according to the operating states of the PMOS transistors MP3 and MP5. . As a result, the bootstrap unit 32 determines the reference voltage VREF according to the ratio of the values of the resistors R1 and R2, and removes the AC component AC.
상기 부트스트랩부(32)의 피모스트랜지스터(MP6)에서 출력되는 전압이 차동증폭부(33)의 바이어스전압(BIAS)으로 공급되고, 피모스트랜지스터(MP8)에서 출력되는 전압이 차동증폭부(33)내 차동증폭기(33A)의 기준전압(VREF)으로 공급된다.The voltage output from the PMOS transistor MP6 of the bootstrap unit 32 is supplied to the bias voltage BIAS of the differential amplifier 33, and the voltage output from the PMOS transistor MP8 is the differential amplifier ( 33 is supplied to the reference voltage VREF of the differential amplifier 33A.
상기 차동증폭기(33A)에서 상기 기준전압(VREF)을 기준으로 차동증폭된 출력전압이 출력단 피모스트랜지스터(MP12)의 게이트에 공급됨과 아울러 엔모스트랜지스터(MN8)의 드레인에 공급되고, 이렇게 전달되는 전압에 따라 그 피모스트랜지스터(MP12)의 드레인과 저항(R3)의 접속점에서 내부 전원단자전압(VDD_INT)이 출력된다.The output voltage differentially amplified by the differential amplifier 33A with respect to the reference voltage VREF is supplied to the gate of the output stage PMOS transistor MP12 and also to the drain of the NMOS transistor MN8, and thus is transferred. According to the voltage, the internal power supply terminal voltage VDD_INT is output at the connection point of the drain of the PMOS transistor MP12 and the resistor R3.
도 4는 전원단자전압(VDD)의 증가에 대한 내부 집적회로 전체전류(ICC)의 저항 증가분(△R)을 나타낸 것으로, 이 저항값은 VDD-1.5V를 AC 시뮬레이션(simulation)할 때 출력전압을 일정하게 유지할 수 있도록하는 저항값이다.4 shows an increase in resistance (ΔR) of the internal integrated circuit total current (ICC) with respect to the increase in the power supply terminal voltage (VDD), which is an output voltage when AC simulation of VDD-1.5V. It is the resistance value to keep the constant.
도 5a-5f는 도 3의 회로에 대한 DC 시뮬레이션 결과를 보인 것이다. 즉, 도 5a는 입력되는 전원단자전압(VDD)과 출력되는 내부 전원단자전압(VDD_INT)에 대한 DC 시뮬레이션 결과를 보인 것이고, 도 5b는 엔모스트랜지스터(MN1)의 출력전류에 대한 DC 시뮬레이션 결과를 보인 것이고, 도 5c는 피모스트랜지스터(MP3)의 출력전류에 대한 DC 시뮬레이션 결과를 보인 것이고, 도 5d는 엔모스트랜지스터(MN2)의 출력전류에 대한 DC 시뮬레이션 결과를 보인 것이고, 도 5e는 저항(R2)을 통해 흐르는 전류에 대한 DC 시뮬레이션 결과를 보인 것이고, 도 5f는 피모스트랜지스터(MP6)의 출력전류에 대한 DC 시뮬레이션 결과를 보인 것이다. 즉, 외부의 환경 변화(예: 온도, 과전압(7V))에 관계 없이 일정 레벨의 전압(예: 5∼3.3V)이 안정되게 공급되는 것을 알 수 있다.5A-5F show DC simulation results for the circuit of FIG. 3. That is, FIG. 5A shows a DC simulation result for the input power terminal voltage VDD and the output internal power terminal voltage VDD_INT. FIG. 5B shows a DC simulation result for the output current of the NMOS transistor MN1. 5c shows a DC simulation result for the output current of the PMOS transistor MP3, FIG. 5d shows a DC simulation result for the output current of the NMOS transistor MN2, and FIG. 5e shows a resistance ( The DC simulation result for the current flowing through R2) is shown, and FIG. 5F shows the DC simulation result for the output current of the PMOS transistor MP6. That is, it can be seen that a constant level of voltage (eg, 5 to 3.3V) is stably supplied regardless of external environmental changes (eg, temperature and overvoltage (7V)).
또한, 도 6a-6f는 도 3의 회로에 대한 AC 시뮬레이션 결과를 보인 것으로, 이는 전원단자전압(VDD)이 4V∼6V까지 Sin파 곡선을 형성하는 100KHz에 대한 시뮬레이션 결과이다.6A-6F show the AC simulation results for the circuit of FIG. 3, which is a simulation result for 100KHz in which the power supply terminal voltage VDD forms a Sin wave curve from 4V to 6V.
즉, 도 6a는 전원단자전압(VDD)에 공급되는 입력전압과 내부 전원단자(VDD_INT)에서 출력되는 전압간의 AC 시뮬레이션 결과를 보인 것이고, 도 6b는 전원단자(VDD)와 접지단자(VSS)간의 AC 시뮬레이션 결과를 보인 것이고, 도 6c는 기준단자(VREF)에 출력되는 전압의 AC 시뮬레이션 결과를 보인 것이고, 도 6d는 엔모스트랜지스터(MN4)의 드레인-소오스간 전압에 대한 AC 시뮬레이션 결과를 보인 것이고, 도 6e는 전원단자전압(VDD)과 기준단자전압(VREF)간의 AC 시뮬레이션 결과를 보인 것이고, 도 6f는 기준단자전압(VREF)과 접지단자전압(VSS)간의 AC 시뮬레이션 결과를 보인 것이다.That is, FIG. 6A illustrates an AC simulation result between the input voltage supplied to the power supply terminal voltage VDD and the voltage output from the internal power supply terminal VDD_INT, and FIG. 6B illustrates a connection between the power supply terminal VDD and the ground terminal VSS. Figure 6c shows the AC simulation results, Figure 6c shows the AC simulation results of the voltage output to the reference terminal (VREF), Figure 6d shows the AC simulation results for the drain-source voltage of the NMOS transistor (MN4). 6E illustrates an AC simulation result between the power supply terminal voltage VDD and the reference terminal voltage VREF, and FIG. 6F illustrates an AC simulation result between the reference terminal voltage VREF and the ground terminal voltage VSS.
즉, 외부의 환경 변화에 관계 없이 일정한 전압의 사인파가 안정되게 공급되는 것을 알 수 있다.That is, it can be seen that a sine wave of a constant voltage is stably supplied regardless of an external environment change.
이상에서 상세히 설명한 바와 같이 본 발명은 전압 레귤레이터를 이용하여, 외부에서 공급되는 전압의 변동이나 외부파워라인의 환경변화에 관계없이 내부파워라인에 공급되는 전압을 일정 레벨로 안정되게 공급함으로써 집적회로에 흐르는 전체전류(ICC)의 량이 감소되고, EMI특성이 개선되며, 전력소모량이 줄어들고, 칩의 수명이 연장되는 효과가 있다.As described in detail above, the present invention uses a voltage regulator to stably supply a voltage supplied to an internal power line to a predetermined level regardless of a change in an externally supplied voltage or an environmental change of an external power line. The amount of flowing total current (ICC) is reduced, EMI characteristics are improved, power consumption is reduced, and chip life is extended.
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