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KR100285698B1 - 반도체장치의제조방법 - Google Patents

반도체장치의제조방법 Download PDF

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KR100285698B1
KR100285698B1 KR1019980028194A KR19980028194A KR100285698B1 KR 100285698 B1 KR100285698 B1 KR 100285698B1 KR 1019980028194 A KR1019980028194 A KR 1019980028194A KR 19980028194 A KR19980028194 A KR 19980028194A KR 100285698 B1 KR100285698 B1 KR 100285698B1
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Abstract

여기에 개시되는 반도체 장치의 제조 방법은 복수 개의 매립 콘택 플러그들을 가지는 반도체 기판 전면에 제 1 내지 제 4 절연막들을 순차적으로 형성하는 단계와; 상기 매립 콘택 플러그들이 노출될 때까지 상기 제 4 내지 제 1 절연막들을 순차적으로 식각하여 상기 매립 콘택 플러그들 상에 비트라인 콘택 홀들 및 스토리지 노드 하부 콘택 홀들을 형성하는 단계와; 상기 콘택 홀들을 포함하는 상기 제 4 절연막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 4 및 제 3 절연막들을 순차적으로 식각하여 상기 제 2 절연막 상에 비트라인 홈(groove)을 형성하는 단계 및; 상기 포토레지스트 패턴을 제거한 후, 상기 콘택 홀들과 상기 도전 라인 홈을 도전 물질로 채우는 단계를 포함한다.

Description

반도체 장치의 제조 방법(A METHOD OF FORMING A SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 다이나믹 랜덤 액세스 메모리 (dynamic random access memory; DRAM)의 스토리지 노드 콘택 플러그 (storage node contact plug)를 형성하는 방법에 관한 것이다.
도 1은 일반적으로 사용되는 다이나믹 랜덤 액세스 메모리의 레이 아웃을 보여주는 도면이다. 그리고, 도 2a 내지 도 2c는 도 1의 점선들 a-a', b-b' 그리고 c-c'을 따라 각각 절단된 종래의 다이나믹 랜덤 액세스 메모리의 단면도들이다.
도 1을 참조하면, 반도체 기판 (10)에는, 복수 개의 게이트 전극 라인 (20)이 소정 간격을 두고 병렬로 배열되고 그리고 상기 게이트 전극 라인 (20)들과 직교하는 방법으로 복수 개의 비트 라인 (18)이 소정 간격을 두고 병렬로 배열되어 있다. 상기 각 게이트 전극 라인 (20) 사이에는, 도 1에 도시된 바와 같이, 스토리지 노드용 도전 플러그들 (conductive plugs) (또는, 랜딩 패드(landing pad) 또는 도전 패드(conductive pad)) (12)과 비트 라인용 도전 플러그들 (14)이 배열되어 있다. 상기 스토리지 노드용 도전 플러그들 (12)에는, 대응하는 스토리지 노드들 (16)이 매립 콘택 (buried contact; BC)을 통해서 각각 전기적으로 연결되어 있다. 상기 각 비트 라인 (18)은 대응하는 도전 플러그 (14)들에 직접 콘택 (direct contact; DC)을 통해서 각각 전기적으로 연결되어 있다. 도 1에서, 하나의 스토리지 노드 (16), 하나의 비트 라인용 도전 플러그 (14) 그리고 그것들 사이에 배열된 게이트 전극 라인 (20)은 하나의 메모리 셀 (memory cell)을 구성한다.
도 2a 내지 도 2c를 참조하면, 비트 라인 (18) (bit line; 이하 BL이라 칭함)을 반도체 기판 (10)에 전기적으로 연결하기 위한 도전 플러그 (14) (이하, DC 플러그라 칭함), 그리고 스토리지 노드 (storage node) (16)를 상기 반도체 기판 (10)에 전기적으로 연결하기 위한 도전 플러그 (이하, BC 플러그라 칭함) (12)이 상기 반도체 기판 (10) 상에 형성된다. 그 다음에, 비트 라인 (18)이 형성된 후, 스토리지 노드 (16)를 형성하기 위한 콘택 창 (contact opening) (또는, 콘택 홀 (contact hole))이 형성되고, 도 2a에 도시된 바와 같이, BC 플러그 (12) 상에 스토리지 노드 (16)가 형성된다. 이러한 일련의 제조 단계들은 이 분야에 숙련된 자들에게 잘 알려져 있다.
하지만, 반도체 메모리 장치 특히, DRAM의 집적도가 크면 클수록, 스토리지 노드 (16)를 BC 플러그 (12)에 연결하기 위한 콘택 창의 깊이는 더욱 증가하며, 크기도 작아진다 (비트 라인 배선 폭의 감소에 비례해서 그것의 높이가 증가됨). 그러므로, 스토리지 노드 (16)와 BC 플러그 (12)를 연결하기 위한 콘택 창을 형성할 때 충분한 식각 시간이 요구되며, 이때 콘택 창의 상부 직경은 과식각 (over-etch)으로 인해서 커지게 된다. 이러한 상황하에서, 스토리지 노드 (16)가 형성될 때, 과식각으로 인해서 커진 콘택 창 (즉, BC 콘택 창)과 스토리지 노드 (16) 사이에는, 오정렬 (mis-align)이 유발되었을 경우, 상기 스토리지 노드를 형성하기 위한 식각 공정 중에 콘택 창 내부의 스토리지 노드까지 식각될 수 있다.
만약, 이러한 상황하에서, 유전막 및 플레이트 전극 (미도시됨)이 반도체 기판 (10) 전면에 형성되면, 도 2a의 점선 부분 (22)에서는, 스토리지 노드 (16)와 플레이트 전극 (미도시됨) 사이의 전기적인 절연이 불가능하다 (과식각으로 인한 오정렬된 부분에서는, 유전막 특성이 약화될 수 있다). 게다가, 최악의 경우, 과식각에 의해서 스토리지 노드 (16)가 넘어질 수 있고, 접촉구의 깊이가 깊어짐에 따라 콘택 창 내의 크리닝 (cleaning) 역시 어렵다.
따라서 본 발명의 목적은 스토리지 노드와 일체로 이루어지는 스토리지 노드 콘택 플러그에 해당하는 콘택홀 부분의 식각 깊이를 작게 하는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 다이나믹 랜덤 액세스 메모리의 구조를 보여주는 레이 아웃;
도 2a 내지 도 2c는 도 1의 점선들 a-a', b-b' 그리고 c-c'을 따라 각각 절단된 종래의 다이나믹 랜덤 액세스 메모리의 단면도들;
도 3a 내지 도 3c는 도 1의 점선들 a-a', b-b' 그리고 c-c'을 따라 각각 절단된 관련 기술의 다이나믹 랜덤 액세스 메모리의 단면도들;
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 다이나믹 랜덤 액세스 메모리의 제조 방법을 설명하기 위한 그리고 도 1의 점선 a-a'를 따라 절단된 단면도들;
도 5a 내지 도 5e는 본 발명의 바람직한 실시예에 따른 다이나믹 랜덤 액세스 메모리의 제조 방법을 설명하기 위한 그리고 도 1의 점선 b-b'를 따라 절단된 단면도들; 그리고
도 6a 내지 도 6e는 본 발명의 바람직한 실시예에 따른 다이나믹 랜덤 액세스 메모리의 제조 방법을 설명하기 위한 그리고 도 1의 점선 c-c'를 따라 절단된 단면도들이다.
*도면의 주요 부분에 대한 부호 설명
10, 100 : 반도체 기판 12, 12', 102 : BC 플러그
14, 14', 104 : DC 플러그 16, 16', 126 : 스토리지 노드
18, 18', 118 : 비트 라인 20 : 게이트 전극 라인
103, 122 : 층간 절연막 120 : 도전 플러그
124 : BC 콘택홀
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 복수 개의 매립 콘택 플러그들을 가지는 반도체 기판 전면에 제 1 내지 제 4 절연막들을 순차적으로 형성하는 단계와; 상기 매립 콘택 플러그들이 노출될 때까지 상기 제 4 내지 제 1 절연막들을 순차적으로 식각하여 상기 매립 콘택 플러그들 상에 비트라인 콘택 홀들과 스토리지 하부 콘택 홀들을 형성하는 단계와; 상기 비트라인 콘택 홀들과 상기 스토리지 하부 콘택 홀들을 포함하는 상기 제 4 절연막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 절연막 위에 상기 제 4 및 제3 절연막들을 순차적으로 식각하여 상기 비트라인 콘택 홀들과 겹쳐지는 비트라인 홈을 형성하는 단계 및; 상기 포토레지스트 패턴을 제거한 후, 상기 비트라인 콘택 홀들, 상기 스토리지 하부 콘택 홀들 및 상기 비트라인 홈을 도전 물질로 채워 스토리지 하부 콘택 플러그 및 비트라인을 형성하는 단계를 포함한다.
본 발명에는 이어서, 상기 반도체 기판 전면에 제 5 절연막을 형성하는 단계; 상기 제 5 절연막을 패터닝하여 상기 스토리지 하부 콘택 플러그 상에 상부 콘택 홀들을 형성하는 단계 및; 상기 상부 콘택 홀들을 포함하는 반도체 기판 전면에 도전층을 적층하고 패터닝하여 스토리지 노드 패턴 및 스토리지 노드 콘택 플러그를 형성하는 단계가 뒤따르는 것이 일반적이다.
이 실시예에 있어서, 상기 제 2 및 제 4 절연막들은 실리콘 질화막으로 형성되며, 상기 제 2 절연막은 200Å 내지 300Å의 두께를 가지고 상기 제 4 절연막은 500Å의 두께를 가진다.
이 실시예에 있어서, 상기 제 1 및 제 3 절연막들은 산화막으로 형성되며, 상기 제 1 절연막은 1000Å의 두께를 가지고 상기 제 3 절연막은 2000Å의 두께를 가진다.
이 실시예에 있어서, 상기 제 2 절연막은 상기 비트라인 홈을 형성하는 단계 동안에 에칭 스톱퍼로서 작용한다.
이 실시예에 있어서, 상기 도전 물질은 비트 라인은 폴리실리콘, 메탈 혹은 폴리실리콘 상의 메탈층 중 하나로 이루어진다.
이 실시예에 있어서, 상기 메탈은 W, TiN 및 TiSi 중 하나이다.
이 실시예에 있어서, 상기 콘택 홀들 및 상기 비트라인 홈을 도전 물질로 채우는 단계는 도전 물질을 적층하고 상기 제 4 절연막 상면에 적층된 도전 물질은 에치백 공정 및 MP 공정 중 어느 하나에 의해서 제거된다. 이때, 상기 제 4 절연막은 상기 도전 물질 식각에서의 에치 스토퍼로서 작용할 수 있다.
본 발명의 다른 특징에 의하면, 복수 개의 매립 콘택 플러그들을 가지는 반도체 기판 전면에 제 1 내지 제 4 절연막들을 순차적으로 형성하는 단계와; 상기 제 4 절연막 상에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 4 및 제 3 절연막들을 순차적으로 식각하여 상기 제 2 절연막 상에 비트라인 홈을 형성하는 단계와; 상기 포토레지스트 패턴을 제거한 후, 다시 패터닝을 실시하여 상기 매립 콘택 플러그들을 노출시키는 비트라인 콘택 홀들과 스토리지 하부 콘택 홀들을 형성하는 단계 및; 상기 콘택 홀들과 상기 비트라인 홈을 도전 물질로 채워 비트라인 콘택 플러그, 스토리지 하부 콘택 플러그 및 비트라인을 형성하는 단계를 포함한다.
본 발명에서는 후속적으로, 상기 반도체 기판 전면에 제 5 절연막을 형성하는 단계; 상기 제 5 절연막을 패터닝하여 상기 스토리지 하부 콘택 플러그 상에 상부 콘택 홀들을 형성하는 단계 및; 상기 상부 콘택 홀들을 포함하는 반도체 기판 전면에 도전층을 적층하고 패터닝하여 스토리지 노드 패턴 및 스토리지 노드 콘택플러그를 형성하는 단계를 더 포함하는 것이 일반적이다.
(작용)
이와 같은 방법에 의해서, BC 창을 형성하기 이전에 형성되는 비트 라인 물질 (금속, 폴리실리콘, 또는 금속과 폴리실리콘이 적층된 물질)을 이용하여 반도체 기판에 직접 연결된 BC 플러그 상에, 비트 라인에 절연막이 더해진, 소정의 두께를 가지는 도전 플러그가 비트 라인과 동시에 형성된다.
(관련 기술)
종래 기술의 문제점을 해결하기 위해 제안된 관련 기술에 따른 제조 방법을 설명하기 위한 단면도들이 도 3a 내지 도 3c에 도시되어 있다. 도 3a 내지 도 3c는 도 1의 점선들 a-a', b-b' 그리고 c-c'을 따라 각각 절단된 관련 기술의 다이나믹 랜덤 액세스 메모리의 단면도들이다.
도 3a 및 도 3b를 참조하면, 종래 기술과 다른 점은 비트 라인 (18')과 대응하는 도전 플러그 (14')를 연결하기 위한 DC 창이 형성될 때 BC가 형성될 영역 (스토리지 노드용 도전 플러그 (12') 상에)에 DC 창이 동시에 형성된다. 그리고, 비트 라인 물질이 반도체 기판 (10) 전면에 형성된 후, 이 분야에 잘 알려진 사진 식각 공정에 의해서 비트 라인 (18')이 형성된다. 이때, BC 플러그 (12') 상의 DC 창에는, 식각 시간을 조절함으로써 비트 라인과 동일한 물질을 이용하여 플러그 (24)가 형성된다. 이후, 잘 알려진 공정 기술에 따라 BC 창이 형성되고 스토리지 노드 (16')가 형성된다.
앞서 언급된 바와 같은 DRAM 구조에 의하면, 상기 비트 라인과 동일한 물질을 이용하여 도 3a에 도시된 플러그 (24)가 BC 플러그 (12') 상에 형성되어서 BC 창의 깊이가 종래에 비해서 다소 감소된다. 즉, 도 3b에 도시된 바와 같이, 절연막 (26)에 상응하는 두께 (D1)만큼 BC 창의 깊이가 감소될 수 있다. 그러나, BC 창이 형성될 때 비트 라인 (18') 및 층간 절연막 (28)의 두께 (D2)를 극복하는 것은 이러한 노력에도 불구하고 어렵다. 결과적으로, BC 콘택 창 및 스토리지 노드 (16')가 형성될 때 종래 기술의 문제점들 (BC 창의 직경, 크리닝, 스토리지 노드 및 플레이트 전극 사이의 절연) 역시 야기될 수 있다.
(실시예)
본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법이 이후 상세히 설명된다.
도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 다이나믹 랜덤 액세스 메모리의 제조 방법을 설명하기 위한 그리고 도 1의 점선 a-a'를 따라 절단된 단면도들이다. 도 5a 내지 도 5e는 본 발명의 바람직한 실시예에 따른 다이나믹 랜덤 액세스 메모리의 제조 방법을 설명하기 위한 그리고 도 1의 점선 b-b'를 따라 절단된 단면도들이다. 그리고, 도 6a 내지 도 6e는 본 발명의 바람직한 실시예에 따른 다이나믹 랜덤 액세스 메모리의 제조 방법을 설명하기 위한 그리고 도 1의 점선 c-c'를 따라 절단된 단면도들이다.
도 4a를 참조하면, 반도체 기판 (100) 상에는, 이 분야의 통상적인 공정 기술에 의해서 BC 플러그 (102)들이 형성된다. 상기 각 BC 플러그 (102)는 층간 절연막 (103)에 의해서 서로 전기적으로 절연되어 있다. 여기서, 상기 BC 플러그 (102)들이 형성될 때, 반도체 기판 (100) 상에는, 이후 형성될 비트 라인을 상기 반도체 기판 (100)에 전기적으로 연결하기 위한 DC 플러그 (104)들이 도 5a 및 도 6a에 도시된 바와 같이, 동시에 형성된다. 그 다음에, 도 4a에 도시된 바와 같이, 상기 반도체 기판 (100) 전면에는, 제 1 내지 제 4 절연막들 (106), (108), (110) 그리고 (112)가 잘 알려진 기술 (예를 들면, CVD 기술)에 따라 순차적으로 형성된다. 상기 제 1 및 제 3 절연막들 (106) 및 (110)은 각각 약 1000Å 및 약 2000Å의 두께를 가지는 산화막으로 형성되고, 상기 제 2 및 제 4 절연막들 (108) 및 (112)은 각각 약 200Å 내지 300Å과 약 500Å의 두께를 가지는 실리콘 질화막 (SiN)으로 형성된다.
그 다음에, 이후 공정 단계에서 형성되는 비트 라인과 DC 플러그 (104)를 연결하기 위한 DC 창이 이 분야에 잘 알려진 사진-식각 공정 기술에 의해서 형성된다. 즉, 도면에는 도시되지 않았지만, 비트 라인과 DC 플러그 (104)를 연결하기 위한 포토레지스트 패턴이 형성된 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 4 내지 제 1 절연막들 (112)-(106)가 순차적으로 식각됨에 따라, 도 5b 및 도 6b에 도시된 바와 같이, DC 창 (113)이 형성된다. 이때, 상기 BC 플러그 (102) 상에는, 도 4b 및 도 5b에 도시된 바와 같이, 상기 DC 창 (113)이 형성될 때 BC 창 (114)이 동시에 형성된다.
계속해서, 도 4b에 도시된 바와 같이, BC 창 (114)을 포함한 제 4 절연막 (112) 상에 포토레지스트 패턴 (116)이 형성된다. 여기서, 노출 시간 및 포커싱을 조절하여, 도 5b 및 도 6b에 도시된 바와 같이, DC 창 (113) 내부에 현상 (develop)되지 않은 포토레지스트 (115)가 남아있도록 한다. 또는, DC 창 (113) 내부에 포토레지스트 (115)가 남지 않은 경우 역시 생길 수 있다.
상기 포토레지스트 패턴 (116)을 마스크로 사용하여 상기 제 2 절연막 (108)이 노출될 때까지 상기 제 4 및 제 3 절연막들 (112) 및 (110)이 순차적으로 식각된다. 이때, 상기 제 2 절연막 (108)은 식각 저지층 (etching stopper layer)으로 작용한다. 상기 포토레지스트 패턴 (116)을 제거한 후, 비트 라인용 도전 물질이 반도체 기판 (100) 전면에 형성된다. 상기 도전 물질은 폴리실리콘, 메탈 그리고 상기 폴리실리콘과 금속이 적층된 구조를 가지는 물질 중 하나로 형성되며, 상기 메탈은 W, TiN, 그리고 TiSi 중 하나이다.
여기서, 잘 알려진 에치백 혹은 CMP 공정을 이용하여 비트 라인과 비트 라인 플러그를 구분하게 되며, 도 4c, 도 5c 그리고 도 6c에 도시된 바와 같이, DC 플러그 (104)를 통해서 반도체 기판 (100)에 전기적으로 연결되는 비트 라인 (118)이 형성된다. 이때 제 4 절연막 (112)이 식각 저지층으로 이용된다. 이와 동시에, 도 4c에 도시된 바와 같이, BC 창에는, 상기 도전 물질로 채워진 도전 플러그 (120)가 형성된다.
그 다음에, 도 4d를 참조하면, 반도체 기판 (100) 전면에는, 소정 두께를 가지는 층간 절연막 (122)이 형성된다. 이 분야에 잘 알려진 사진-식각 공정 기술에 의해서, 도 4d에 도시된 바와 같이, BC 창 (124)이 플러그 (120) 상에 형성된다. 여기서, 상기 BC 창 (124)이 형성될 때, 그것의 깊이는 종래 기술에 비해서 비트 라인 두께와 비트 라인과 BC 플러그 사이의 층간 절연막의 합만큼 감소되며, 관련 기술에 비해서 비트 라인 (118)의 두께 (D3)만큼 감소될 수 있다. 이후, 도 4e에 도시된 바와 같이, 플러그들 (120) 및 (102)을 통해서 반도체 기판 (100)에 전기적으로 연결되는 스토리지 노드 (126)가 형성된다.
비록 도면에는 도시되지 않았지만, 비트 라인이 형성된 후 DC 콘택을 형성할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이때, 사용되는 제조 기술 및 방법은 앞서 설명된 그것과 동일한 또는 유사한 기술 및 방법에 따라 형성될 것이다.
상기한 바와 같이, BC 창 (124)을 형성하기 이전에 형성되는 비트 라인 물질 (금속, 폴리실리콘, 또는 금속과 폴리실리콘이 적층된 물질)을 이용하여 반도체 기판 (100)에 직접 연결된 BC 플러그 (102) 상에, 비트 라인 (118)에 제 1 절연막 (106)이 더해진, 소정의 두께를 가지는 플러그 (120)가 비트 라인 (118)과 동시에 형성된다. 그 결과, BC 창 (124)의 깊이는 종래와 비교하여 대략 D4 (도 2a 참조)에 상응하는 두께만큼 감소되고, 관련 기술과 비교하여 대략 D5 (도 3a 참조)에 상응하는 두께만큼 감소될 수 있다. 그 결과로서, 스토리지 노드를 형성할 때 스토리지 노드 (126)와 BC 플러그 (120) 사이의 오정렬로 인해서 야기되는 여러 가지 문제점들 (예를 들면, 스토리지 노드와 플레이트 전극 (미도시됨) 사이의 절연 문제, 스토리지 노드가 넘어지는 문제, BC 창이 깊을 때 야기되는 크리닝 문제)을 사전에 방지할 수 있다.

Claims (13)

  1. 복수 개의 매립 콘택 플러그들을 가지는 반도체 기판 전면에 제 1 내지 제 4 절연막들을 순차적으로 형성하는 단계와;
    상기 매립 콘택 플러그들이 노출될 때까지 상기 제 4 내지 제 1 절연막들을 순차적으로 식각하여 상기 매립 콘택 플러그들 상에 비트라인 콘택 홀들과 스토리지 하부 콘택 홀들을 형성하는 단계와;
    상기 비트라인 콘택 홀들과 상기 스토리지 하부 콘택 홀들을 포함하는 상기 제 4 절연막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 절연막 위에 상기 제 4 및 제 3 절연막들을 순차적으로 식각하여 상기 비트라인 콘택 홀들과 겹쳐지는 비트라인 홈을 형성하는 단계 및;
    상기 포토레지스트 패턴을 제거한 후, 상기 비트라인 콘택 홀들, 상기 스토리지 하부 콘택 홀들 및 상기 비트라인 홈을 도전 물질로 채워 스토리지 하부 콘택 플러그 및 비트라인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 및 제 4 절연막들은 실리콘 질화막으로 형성되며, 상기 제 2 절연막은 200Å 내지 300Å의 두께를 가지고 상기 제 4 절연막은 500Å의 두께를 가지는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 3 절연막들은 산화막으로 형성되며, 상기 제 1 절연막은 1000Å의 두께를 가지고 상기 제 3 절연막은 2000Å의 두께를 가지는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 절연막은 상기 비트라인 홈을 형성하는 단계 동안에 에칭 스톱퍼로서 작용하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 도전 물질은 폴리실리콘, 메탈 그리고 상기 메탈이 상기 폴리실리콘 상에 적층되는 것들 중 하나인 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 메탈은 W, TiN 및 TiSi 중 하나인 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 스토리지 하부 콘택 플러그와 비트라인이 형성된 반도체 기판 점년에 제 5 절연막을 형성하는 단계;
    상기 제 5 절연막을 페터닝하여 상기 스토리지 하부 콘택 플러그 상에 상부 콘택 홀들을 형성하는 단계 및;
    상기 상부 콘택 홀들을 포함하는 반도체 기판 전면에 도전층을 적층하고 패터닝하여 스토리지 노드 패턴 및 스토리지 노드 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 스토리지 하부 콘택 플러그 및 비트라인을 형성하는 단계는
    상기 반도체 기판 전면에 상기 도전 물질을 형성하는 단계 및;
    상기 제 4 절연막이 노출될 때까지 상기 도전 물질을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 도전 물질은 에치백 공정 및 CMP 공정 중 어느 하나에 의해서 식각되는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 4 절연막은 상기 도전 물질이 제거될 때 에치 스토퍼로서 작용하는 반도체 장치의 제조 방법.
  11. 복수 개의 매립 콘택 플러그들을 가지는 반도체 기판 전면에 제 1 내지 제 4 절연막들을 순차적으로 형성하는 단계와;
    상기 제 4 절연막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 4 및 제 3 절연막들을 순차적으로 식각하여 상기 제 2 절연막 상에 비트라인 홈을 형성하는 단계와;
    상기 포토레지스트 패턴을 제거한 후, 패터닝을 실시하여 상기 매립 콘택 플러그들을 노출시키는 비트라인 콘택 홀들과 스토리지 하부 콘택 홀들을 형성하는 단계 및;
    상기 제 1 홀들과 상기 비트라인 홈을 도전 물질로 채워 스토리지 하부 콘택 플러그 및 비크라인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 스토리지 하부 콘택 플러그 및 비트라인이 형성된 반도체 기판 전면에 제 5 절연막을 형성하는 단계;
    상기 제 5 절연막을 패터닝하여 상기 스토리지 하부 콘택 플러그 상에 상부콘택 홀들을 형성하는 단계 및;
    상기 상부 콘택 홀들을 포함하는 반도체 기판 전면에 도전층을 적층하고 패터닝하여 스토리지 노드 패턴 및 스토리지 노드 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 스토리지 하부 콘택 플러그 및 비트라인을 형성하는 단계는,
    상기 반도체 기판 전면에 상기 도전 물질을 형성하는 단계 및;
    상기 제 4 절연막이 노출될 때까지 상기 도전 물질을 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
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