KR100284809B1 - 다결정실리콘 박막트랜지스터 - Google Patents
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Abstract
박막트랜지스터의 전계 이동도에 큰 영향을 주는 결함이 많은 결정입계의 영향을 최소화한 다결정실리콘 박막트랜지스터(poly-Si TFT)가 개시된다. 본 발명은 다결정실리콘 박막트랜지스터의 전계 이동도에 큰 영향을 주는 결함이 많은 다결정실리콘 결정입계(grain boundary)의 영향을 최소화하기 위하여, 트랜지스터의 활성영역인 다결정실리콘 패턴 하부에 채널 방향으로 금속 패턴을 미리 형성한 후, 비정질실리콘을 그 위에 형성하고 레이저 결정화를 진행함으로써, 결함(defects)이 많은 다결정실리콘 박막내의 결정입계가 채널의 캐리어 이동 방향과 평행하게 형성되어 전계의 이동도에 최소한의 영향을 준다. 그 결과, 캐리어의 이동도가 향상되고, 소자의 신뢰성도 향상된다.
Description
본 발명은 다결정실리콘(Poly-Si) 박막트랜지스터(TFT; Thin Film Transistor)에 관한 것으로서, 특히 다결정실리콘 박막트랜지스터의 전계 이동도에 큰 영향을 주는 결함이 많은 결정입계의 영향을 최소화한 다결정실리콘 박막트랜지스터에 관한 것이다.
일반적으로, 다결정실리콘 박막트랜지스터는 고화질의 액정표시장치(LCD; Liquid Crystal Display)의 패널 픽셀(pixel) 스위치 또는 주변 구동회로나, 4 메가비트 이상의 고집적, 저소비전력의 SRAM(Static Random Access Memory)의 풀-업(pull-up) 소자로 널리 응용되고 있다.
도 1은 종래 기술에 의해 제작된 코플라나(Coplanar) 구조의 다결정실리콘 박막트랜지스터의 평면도를, 그리고 도 2는 도 1의 Ⅱ-Ⅱ'선 단면도를 각각 나타낸다.
도 1을 참조하면, 다결정실리콘 박막트랜지스터는 투명성 절연기판(11) 상에 종 방향으로 형성된 데이터 버스라인(BB)과 횡 방향으로 형성된 게이트 버스라인(GB)과의 교차점 부분에 형성된다. 소스 및 드레인 전극(18a, 18b)은 상기 데이터 버스라인(BB)에서 횡 방향으로 분기되어 형성되며, 게이트 전극(17)은 상기 게이트 버스라인(GB)에서 종 방향으로 분기되어 형성된다.
도 2의 단면도를 참조하여 그 제조방법을 간략히 설명하면 다음과 같다.
먼저, 투명 절연기판(11) 상에 비정질실리콘(amorphous silicon; a-Si)을 증착하여 전기로 열처리(furnace annealing) 또는 레이저에 의한 결정화로 다결정실리콘으로 만든 후, 패터닝하여 트랜지스터의 활성영역인 다결정실리콘막(13)을 형성한다. 이어, 일반적인 자기정렬(self align) 기술을 이용하여 게이트 산화막(15), 게이트 전극(17), 격리 산화막(19) 및 소스 및 드레인 전극(18a, 18b)을 순차적으로 형성하여 박막트랜지스터의 제작을 완료한다.
전술한 다결정실리콘 박막트랜지스터에서, 트랜지스터의 전기적인 특성은 주로 활성영역인 다결정실리콘 박막(13)에 의해서 결정된다.
통상적으로, 박막트랜지스터용 다결정실리콘 박막(13)은 화학기상 증착법으로 비정질실리콘을 증착한 후, 엑시머 레이저를 이용한 어닐링(annealing)을 통하여 제작되고 있다.
그러나, 이와 같이 형성된 다결정실리콘은 결정립 내의 결함(defect)이 많고 결정립 크기의 균일도가 매우 나쁘다. 이로 인해, 박막트랜지스터의 전기적 특성이 저하된다.
더욱이, 다결정실리콘 박막(13)내의 결정입계(grain boundary)가 랜덤(random)하게 채널 내에 존재함으로써, 캐리어의 이동도(mobility) 및 신뢰성 저하의 요인이 되고 있다.
따라서, 본 발명은 상기의 문제점들을 해소하기 위해 안출된 것으로써, 그 목적은 간단한 구조변경을 통하여 다결정실리콘 박막트랜지스터의 전계 이동도에 큰 영향을 주는 결함이 많은 결정입계의 영향을 최소화함으로써, 캐리어의 이동도를 향상시키고 소자의 신뢰성을 향상시킬 수 있는 다결정실리콘 박막트랜지스터를 제공하는데 있다.
도 1은 종래 기술에 의한 다결정실리콘 박막트랜지스터의 평면도,
도 2는 도 1의 Ⅱ-Ⅱ'선 절취 단면도,
도 3은 본 발명에 의한 다결정실리콘 박막트랜지스터의 평면도,
도 3a 는 도 3에서의 다결정실리콘 결정입계의 제어 상태를 설명하기 위한 도면,
도 4는 도 3에서의 Ⅳ-Ⅳ'선 절취 단면도,
도 5는 도 3에서의 Ⅴ-Ⅴ'선 절취 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
21 ; 투명성 절연기판 22 ; 버퍼 산화막
23 ; 활성영역 25 ; 게이트 산화막
27 ; 게이트 전극 28a ; ITO 전극
28b ; ITO 화소전극 29 ; 보호막(passivation layer)
30 ; 금속막 BB ; 매몰 버스라인
GB ; 게이트 버스라인 35 ; 결정입계(Grain Boundary)
상기 목적을 달성하기 위한 본 발명은 투명성 절연기판 상에 횡 방향으로 형성되는 게이트 버스라인과 종 방향으로 형성되는 매몰버스(Buried Bus) 라인의 교차점 부근에 형성되는 다결정실리콘 박막트랜지스터에 있어서,
상기 투명성 절연기판 상에 형성된 다결정실리콘 활성영역과, 상기 활성영역 상에 형성된 게이트 산화막, 상기 매몰 버스라인에서 횡 방향으로 분기하며 상기 게이트 산화막을 통하여 상기 활성영역 상에 형성되는 소스 및 드레인 전극, 및 상기 게이트 버스라인에서 종 방향으로 분기하고 상기 게이트 산화막 상에 형성된 게이트 전극을 구비하며,
상기 다결정실리콘 박막트랜지스터의 전계 이동도에 큰 영향을 주는 결함이 많은 다결정실리콘 결정입계(grain boundary)의 영향을 최소화하기 위하여, 채널의 소스 및 드레인 전극이 형성되지 않은 면을 따라 상기 다결정실리콘 활성영역 하부에 형성된 다결정실리콘 결정입계를 일정방향으로 제어할 수 있는 한 쌍의 금속막을 포함하는 것을 특징으로 한다.
바람직하게, 상기 한 쌍의 금속막은, 상기 매몰 버스라인 형성과 동시에 제작되며, 상기 다결정실리콘 활성영역과의 사이에 버퍼 산화막을 개재하여 형성되는 것을 특징으로 한다.
또한, 상기 금속막 상부에 버퍼 산화막을 개재하여 형성되는 활성영역의 다결정 실리콘막은, 비정질실리콘 증착 후 단시간 처리 가능한 레이저 어닐링에 의한 액상 결정화 방법에 의해 제작되는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 다결정실리콘 박막트랜지스터의 평면도를 나타내며, 도 4는 도 3에서의 Ⅳ-Ⅳ'선 절취 단면도를, 그리고 도 5는 도 3에서의 Ⅴ-Ⅴ'선 절취 단면도를 각각 나타낸다.
먼저, 도 3의 평면도 및 도 5의 단면도를 참조하여, 본 발명에 따른 다결정실리콘 박막트랜지스터의 구조를 개략적으로 살펴본다.
본 발명의 다결정실리콘 박막트랜지스터는 투명성 절연기판(21) 상에 종 방향으로 형성된 매몰 버스라인(BB)과 횡 방향으로 형성된 게이트 버스라인(GB)과의 교차점 부분에 형성된다.
트랜지스터의 활성영역(active region)인 다결정실리콘 박막(23)은 버퍼 절연막(22)을 개재하여 상기 투명성 절연기판(21) 상에 형성된다. 트랜지스터의 게이트 전극(27)은 상기 게이트 버스라인(GB)에서 종 방향으로 분기되어 상기 다결정실리콘 박막(23) 상에 게이트 산화막(25)을 개재하여 형성된다.
그리고, ITO 전극(28a)은 그 일측이 보호막(29)과 상기 게이트 산화막(25)을 통하여 상기 다결정실리콘 박막(23)의 소스영역과 연결되며, 그 타측은 보호막(29)과 버퍼절연막(22)을 통하여 상기 매몰 버스라인(BB)과 접속된다. ITO 화소전극(28b)은 상기 보호막(29)과 게이트 산화막(25)을 통하여 다결정실리콘 박막(23)의 드레인 영역과 연결된다.
본 발명에서는 박막트랜지스터의 전계 이동도에 큰 영향을 주는 결함이 많은 다결정실리콘 박막(23)의 결정입계(grain boundary)의 영향을 최소화하기 위하여, 이 다결정실리콘 결정입계를 캐리어(carriers)들이 흐르는 채널 방향으로 일정하게 제어(control)할 수 있는 한 쌍의 금속 패턴(30)이 도 4에 도시한 바와 같이, 활성영역인 다결정실리콘 박막(23) 하부에 채널방향으로 형성된다.
본 실시예에서는 도 3에 도시한 바와 같이, 상기 금속 패턴(30)이 그 상부의 다결정실리콘 박막(23)과 그 일부가 중첩되도록 형성되어 있으나, 그 크기 및 위치는 다결정실리콘 박막(23)과 패턴 전체가 오버 랩 되도록 형성할 수도 있고 이와 반대로 다결정실리콘 박막(23) 바깥쪽에 형성 될 수 있음은 물론이다.
이때, 상기 금속 패턴(30)은, 상기 매몰 버스라인(BB) 형성시 동시에 제작된다. 또한, 이 버스금속 패턴(30)은 그 상부에 형성된 다결정실리콘 박막(23)과의 사이에 버퍼 절연막(22)을 개재하고 있다.
다음은 도 4 및 도 5를 참조하여, 본 발명에 의한 다결정실리콘 박막트랜지스터의 제조방법을 간략히 설명하면 다음과 같다.
먼저, 석영(quartz) 또는 유리(glass)와 같은 투명성 절연기판(21) 상에 상기 매몰 버스라인(BB) 형성과 동시에 금속 패턴(30)을 형성한 후, 이 금속 패턴(30)과 매몰 버스라인(BB) 상부에 버퍼 절연막(22)을 형성한다. 상기 버퍼 절연막(22)으로는 실리콘 산화막 또는 실리콘 절연막 등이 사용된다.
이어, 상기 버퍼 절연막(22) 상부에 SiH4또는 Si2H6가스를 이용하여 저압화학기상 증착법(LPCVD) 이나 플라즈마 화학기상증착법(PECVD)으로 소정 두께의 비정질실리콘(amorphous silicon) 박막을 증착한다.
연이어, 상기 비정질실리콘 박막을 다결정실리콘으로 결정화함에 있어서, 본 실시예에서는 하부의 금속막(30)들에 의한 열전도율(heat transfer)을 고려하여, 통상적인 장시간의 전기로 열처리에 의한 고상(solid phase) 결정화 방법 대신에 단시간 처리 가능한 레이저 어닐링(laser annealing)에 의한 액상(liquid phase) 결정화 방법을 이용하여 다결정실리콘 박막(23)을 형성한다.
도 3a는 상술한 금속 패턴(30)에 따른 다결정실리콘 박막(23)의 결정입계 제어 상태를 설명하기 위한 도면이다.
도 3a에 도시한 바와 같이, 트랜지스터의 활성영역인 다결정실리콘 박막(23) 내의 결정입계(grain boundary)(35)들은 상술한 레이저 결정화 시, 그 하부에 형성된 금속막(30)들에 의한 열전도율 차이에 따라 이 금속막(30) 패턴과 평행하게 즉, 채널 방향과 평행하게 형성된다. 즉, 결함(defect)이 많은 결정입계(35)들이 채널의 캐리어 이동 방향과 평행하게 제어됨으로써, 전계의 이동도에 최소한의 영향을 주게되고, 그 결과, 박막트랜지스터의 전기적 특성이 향상된다.
연이어, 상기 다결정실리콘 박막(23)의 활성영역 위에 게이트 실리콘 산화막(25)을 형성하고, 게이트 금속을 증착한 후 리소그래피와 건식식각을 이용하여 게이트 전극(27)을 형성한다. 상기 게이트 전극(27)을 이온 주입 마스크로 이용하여 불순물을 이온주입 함으로써, 상기 활성영역(23) 내에 소스 및 드레인 영역을 정의한다.
연속적으로, 상기 결과물 상에 보호막(passivation layer)(29)을 증착한 후, 사진 식각 공정으로 상기 소스 영역과 드레인 영역의 일부를 노출시키도록 보호막(29)과 게이트 산화막(25)을 식각함과 아울러 상기 매몰 버스라인(BB)의 일부 표면을 노출시키도록 보호막(29)과 버퍼절연막(22)을 식각하여 콘택 홀(contact hole)들을 만들고, 이 결과물 전면에 ITO 금속을 증착하여 ITO 소스전극(28a) 및 화소 전극(28b)을 형성함으로써, 다결정실리콘 박막트랜지스터의 제작을 완료한다.
이와 같이, 본 발명에서는 다결정실리콘 박막트랜지스터의 성능 저하의 주 요인인 다결정실리콘 내의 결정입계를 제어함으로써, 트랜지스터의 전기적 특성 및 신뢰성을 향상시킨다.
본 발명은 그 정신 또는 주요한 특징으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 따라서, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안된다. 본 발명의 범위는 특허청구 범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 또한, 특허청구 범위의 균등 범위에 속하는 변형이나 변경은 모두 본 발명의 범위내의 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 채널의 소스 및 드레인 전극이 형성되지 않은 면을 따라 금속막을 아래쪽에 미리 형성하여 두고, 비정질실리콘을 그 위에 형성하고 레이저 결정화를 진행함으로써, 결함(defects)이 많은 결정입계(grain boundary)가 채널의 캐리어 이동 방향과 평행하게 형성되어 전계의 이동도에 최소한의 영향을 준다.
그 결과, 캐리어의 이동도가 향상되고, 소자의 신뢰성도 향상되는 효과를 발휘한다.
Claims (5)
- 투명성 절연기판 상에 횡 방향으로 형성되는 게이트 버스라인과 종 방향으로 형성되는 데이터 버스라인의 교차점 부근에 형성되는 다결정실리콘 박막트랜지스터에 있어서,상기 투명성 절연기판 상에 형성된 다결정실리콘 활성영역;상기 활성영역 상에 형성된 게이트 산화막;상기 게이트 산화막 위에 상기 활성영역내의 채널부와 오버랩되어 형성된 게이트 전극;상기 결과물 전면에 형성된 보호막;상기 보호막과 게이트 산화막을 관통하는 접촉 홀을 통하여 상기 활성영역내의 소스부와 연결되는 투명전극; 및상기 보호막과 게이트 산화막을 관통하는 접촉 홀을 통하여 상기 활성영역 내의 드레인부와 접촉되는 화소전극을 구비하며,상기 다결정실리콘 박막트랜지스터의 전계 이동도에 영향을 주는 결함이 많은 다결정실리콘 결정입계(grain boundary)의 영향을 최소화하기 위하여, 상기 다결정실리콘 활성영역 하부에 채널방향으로 형성되어, 다결정실리콘 결정입계를 일정방향으로 제어할 수 있는 한 쌍의 금속 패턴을 포함하는 것을 특징으로 하는 다결정실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 데이터 버스라인은,상기 절연기판 상에 형성되어 상기 보호막을 관통하는 콘택 홀을 통하여 상기 투명전극과 접촉되는 매몰 버스(BB; buried bus) 라인인 것을 특징으로 하는 다결정실리콘 박막트랜지스터.
- 제 1 항 또는 제 2 항에 있어서, 상기 한 쌍의 금속 패턴은,상기 데이터 버스라인과 동일 금속으로 데이터 버스라인 형성과 동시에 제작되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 금속 패턴은,상기 다결정실리콘 활성영역과의 사이에 버퍼 절연막을 개재하여 형성되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터.
- 제 4 항에 있어서,상기 금속 패턴 상부에 버퍼 절연막을 개재하여 형성되는 활성영역의 다결정 실리콘막은, 비정질실리콘 증착 후 단시간 처리 가능한 레이저 어닐링에 의한 액상 결정화 방법에 의해 제작되는 것을 특징으로 하는 다결정실리콘 박막트랜지스터.
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