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KR100283870B1 - 마이크로컴퓨터 - Google Patents

마이크로컴퓨터 Download PDF

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KR100283870B1
KR100283870B1 KR1019980049337A KR19980049337A KR100283870B1 KR 100283870 B1 KR100283870 B1 KR 100283870B1 KR 1019980049337 A KR1019980049337 A KR 1019980049337A KR 19980049337 A KR19980049337 A KR 19980049337A KR 100283870 B1 KR100283870 B1 KR 100283870B1
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 반도체 집적 회로의 크기 및 무게를 감소시키기 위해 내장된 A/D 변환기 회로를 갖고, 외부 단자를 A/D 변환기의 입력 단자와 공유하며, 단자수의 감소로 인한 A/D 변환기 회로의 열화를 제거하기 위해 저항기가 삽입된 마이크로컴퓨터를 제공한다.

Description

마이크로컴퓨터
본 발명은 마이크로컴퓨터에 관한 것으로, 특히, 내장된 A/D 변환기 회로를 갖는 마이크로컴퓨터에 관한 것이다.
도 5는 종래 유형의 마이크로컴퓨터의 구성을 도시한 블록도이다. 도 5에 도시된 바와 같이, 종래의 마이크로컴퓨터는 데이터 프로세서 회로 블록(2); A/D 변환기 회로 블록(3); P 채널 MOS 트랜지스터(8), N 채널 MOS 트랜지스터(9), 및 NAND 회로(10)를 갖는 I/O 회로(1); 및 외부 단자(11)를 포함한다. 외부 단자(11)를 I/O 회로(1)에 연결하고 A/D 변환기 회로 블록(3)에 연결하는 배선은 배선 저항, 즉, 참조 번호(4, 5, 및 7)로 명확히 도시된 기생 저항을 갖는다. 이는 마이크로컴퓨터의 정상적인 동작 동안에 사용되는 외부 단자로서 그리고 A/D 변환 동작 동안의 A/D 변환기 회로 블록의 입력 단자로서 하나의 단자를 공유함으로써 단자수를 감소시킨 마이크로컴퓨터의 예인 것을 알아야 한다.
도 5에서, 마이크로컴퓨터가 외부 단자(11)로부터의 데이터 신호에 응답하여 정상적인 처리 동작을 실행할 때, 데이터 프로세서 회로 블록(2)은 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9)의 대응하는 게이트에 각각 공급하기 위하여 제어 신호(101 및 102)를 ″H″ 또는 ″L″ 레벨로 출력한다. 더욱이, 데이터 프로세서 회로 블록(2)은 ″L″ 레벨일 때 공급되는 입력 제어 신호(103)를 NAND 회로(10)에 출력한다. 이 상태에서, 외부 단자(11)로부터의 데이터 신호는 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9)의 ON/OFF 동작 상태에 의해 영향을 받으면서 NAND 회로(10)에 공급된다. NAND 회로(10)에서, 데이터 신호는 ″L″ 레벨의 입력 제어 신호(103)와 논리곱되고 그 결과로 나타나는 신호는 LSI 입력 신호(104)로서 데이터 프로세서 회로 블록(2)에 공급되는데, 여기서 외부 단자(11)로부터 공급된 데이터 신호에 대응하여 선정된 처리가 실행된다.
더욱이, 마이크로컴퓨터가 A/D 변환을 실행할 때, 데이터 프로세서 회로 블록(2)은 제어 신호(101)를 ″H″ 레벨로 그리고 제어 신호(102)를 ″L″ 레벨로 출력한다. 이 제어 신호(101 및 102) 수신시, P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9) 모두는 OFF 상태에 진입한다. 더욱이, 데이터 프로세서 회로 블록(2)은 NAND 회로(104)에 공급하기 위하여 입력 제어 신호(103)를 ″H″ 레벨로 출력한다. 이 상태에서, A/D 변환될 외부 단자(11)로부터의 데이터 신호는 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9)에 의해 형성된 회로에 의해 차단되는 반면, NAND 회로(10)의 입력 임피던스는 개방 상태에 있다. 따라서, A/D 변환될 외부 단자(11)로부터의 데이터 신호는 기생 저항(4 및 7)을 통과하여 선정된 A/D 변환이 행해지도록 A/D 변환기 회로 블록(3)에 도달한다. 여기서, 상술된 바와 같이, 데이터 프로세서 회로 블록(2)으로부터의 입력 제어 신호(103)는 ″H″ 레벨로서 NAND 회로(104)에 공급된다. 따라서, 기생 저항(4 및 5)을 거쳐 공급된 데이터 신호는, 데이터 프로세서 회로 블록(2)에 공급될 때 LSI 입력 신호를 항상 ″L″ 레벨로 출력하는 NAND 회로(10)에서 논리곱된다. 이 A/D 변환 동안에, 어떠한 오프-누설 전류도 I/O 회로(1)에서 생성되지 않으면, A/D 변환 스위칭 전송 게이트(도시되지 않음)를 거쳐 캐패시터에 연결된 A/D 변환기 회로 블록(3)의 입력측에서 어떠한 누설 전류도 생성되지 않는다는 것을 알아야 한다. 결국, 어떠한 누설 전류도 A/D 변환기 회로 블록의 입력측에서는 생성되지 않고, 기생 저항(4 및 7)값과 무관하게, 도 5에서 노드 B에서의 데이터 신호의 전위는 외부 단자(11)의 입력 전위와 동일한 레벨에 있다. 따라서, 기생 저항의 존재 유무와 무관하게, 데이터 신호는 임의의 레벨 손실없이 A/D 변환기 회로 블록(3)에 인가된다.
하나의 외부 단자를 A/D 변환기 회로 블록의 입력 단자와 공유하는 상술된 종래의 마이크로컴퓨터에서, 마이크로컴퓨터를 구성하는 반도체 집적 회로의 집적도의 증가에 따라, 다양한 노이즈원으로부터 충분한 간격으로 I/O 회로를 구성하는 것이 불가능하게 되고 있다. 따라서, 이러한 노이즈원으로부터 생성된 노이즈로 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9)의 게이트 레벨이 변동되어, 그 결과 I/O 회로(1)에서 오프-누설 전류가 생성된다. 기생 저항(4)으로 인하여, 오프-누설 전류는 외부 단자로부터 A/D 변환기 회로 블록에 입력된 데이터 신호의 레벨을 변동시킨다. Vi는 외부 단자(11)에 공급되는 데이터 신호의 전압 레벨이며, r4 및 r5는 기생 저항(4 및 5)의 값이고, α는 I/O 회로(1)의 오프-누설 전류에 의해 발생된 노드 A에서의 전압 변동값이라고 가정한다. 외부 단자(11)에 공급된 데이터 신호의 전압 레벨 Vi인 경우, A/D 변환기 회로 블록(3)의 입력 단자의 노드 B에서의 데이터 신호는 수학식 1로 표현될 수 있는 전위 레벨 VB를 갖는다.
VB=Vi+α[r4/(r4+r5)]
따라서, 상기 수학식 1에서 도시된 바와 같이, A/D 변환기 회로 블록(3)에 공급되는 데이터 신호의 전위 레벨 VB는 I/O 회로(1)에서의 오프-누설 전류 및 기생 저항(4 및 5)의 저항값에 의해 발생되는 전압 변동에 따라 변동한다. 이는 A/D 변환의 정확도를 상당히 열화시킨다.
따라서, 본 발명의 목적은 필요한 내장된 A/D 변환기 회로를 갖고, 단자수를 감소시키기 위해 외부 단자를 A/D 변환기의 입력 단자와 공유함으로써, 단자수의 감소로 인한 A/D 변환기 회로의 열화를 제거하면서 반도체 집적 회로의 크기 및 무게를 감소시킬 수 있는 마이크로컴퓨터를 제공하는 것이다.
본 발명에 따른 마이크로컴퓨터는 데이터 처리 기능을 갖는 내부 회로, 상기 내부 회로에 연결되는 내장된 A/D 변환기 회로, 상기 내부 회로에 연결되는 I/O 회로, 상기 A/D 변환기 회로의 입력 단자에 의해 공유되는 입력/출력용 외부 단자, 상기 I/O 회로를 거쳐 상기 외부 단자를 상기 내부 단자에 연결하는 제1 분기 배선, 상기 외부 단자를 상기 A/D 변환기 회로에 연결하는 제2 분기 배선, 및 상기 외부 단자를 상기 I/O 회로에 연결하고 상기 제1 분기 배선의 기생 저항보다 충분히 높은 저항을 가지며, 상기 제1 분기 배선 상에 삽입되는 저항기를 포함한다.
주 배선은 외부 단자, 및 제1 분기 배선과 제2 분기 배선의 분기점 사이에 설치될 수 있다.
I/O 회로는 고-전위 전원에 연결되는 소오스, 상기 내부 회로로부터 제1 제어 신호가 공급되는 게이트, 및 상기 선정된 저항기의 단자에 연결되는 드레인을 갖는 제1-도전성 전계 효과 트랜지스터(FET), 상기 제1-도전성 FET의 상기 드레인에 연결되는 드레인, 상기 내부 회로로부터 제2 제어 신호가 공급되는 게이트, 및 저-전위 전원에 연결되는 소오스를 갖는 제2-도전성 FET, 및 상기 선정된 저항기의 상기 단자에 연결되는 제1 입력 단자, 상기 내부 회로로부터 입력 제어 신호가 공급되는 제2 입력 단자, 및 상기 내부 회로에 연결되는 출력 단자를 갖는 NAND 회로를 포함한다.
도 1은 본 발명의 제1 실시예에 따른 마이크로컴퓨터의 구성을 도시한 블록도.
도 2는 본 발명의 제2 실시예에 따른 마이크로컴퓨터의 구성을 도시한 블록도.
도 3은 본 발명에 따른 마이크로컴퓨터에서의 동작 타이밍을 도시한 도면.
도 4는 종래의 마이크로컴퓨터에서 나타나는 동작 타이밍도.
도 5는 종래의 마이크로컴퓨터의 구성을 도시한 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
1: I/O 회로
2: 데이터 프로세서 회로 블록
3: A/D 변환기 회로 블록
4, 5, 6, 7: 기생 저항
8: P 채널 MOS 트랜지스터
9: N 채널 MOS 트랜지스터
10: NAND 회로
지금부터, 첨부된 도면을 참조하여 본 발명의 실시예에 관해 설명될 것이다.
도 1은 본 발명의 제1 실시예에 따른 마이크로컴퓨터의 구성을 도시한 블록도이다. 도 1에 도시된 바와 같이, 제1 실시예의 마이크로컴퓨터는 내부 회로를 구성하는 데이터 프로세서 회로 블록(2) 및 A/D 변환기 회로 블록(3); P 채널 MOS 트랜지스터(8), N 채널 MOS 트랜지스터(9), 및 NAND 회로(10)를 갖는 I/O 회로(1); I/O 회로(1) 및 A/D 변환기 회로 블록(3)에 의해 공유된 외부 단자(11); 및 외부 단자(11)를 I/O 회로(1)에 연결하는 배선 상에 제공되고 배선 기생 저항보다 높은 저항값을 갖는 저항기(6)를 포함한다. 외부 단자(11)를 I/O 회로(1)에 연결하고 A/D 변환기 회로 블록(3)에 연결하는 배선은 명확히 도시된 기생 저항(4, 5, 및 7)을 갖는다.
도 1에 도시된 마이크로컴퓨터가 외부 단자(11)로부터의 데이터 신호 입력에 대해 마이크로컴퓨터로서 정상적인 처리를 실행할 때, 상술된 종래의 마이크로컴퓨터와 동일한 방식으로, 데이터 프로세서 회로 블록(2)은 각각 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9)의 게이트에 공급될 제어 신호(101 및 102)를 ″H″ 또는 ″L″ 레벨로 출력하므로, P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9) 모두는 OFF 상태로 설정된다. 더욱이, 데이터 프로세서 회로 블록(2)은 NAND 회로(10)에 공급하기 위하여 입력 제어 신호(103)를 ″L″ 레벨로 출력한다. 외부 단자(11)로부터의 데이터 신호는, NAND 회로(10)에 공급될 때 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9)의 ON/OFF 상태에 의해 영향을 받는다. NAND 회로에서, 데이터 신호는 ″L″ 레벨의 입력 제어 신호(103)와 논리곱된다. 그 결과로 나타나는 신호는 LSI 입력 신호(104)로서 데이터 프로세서 회로 블록(2)에 공급되는데, 여기서 LSI 입력 신호(104)는 외부 단자(11)로부터의 상술된 데이터 신호에 대응하여 선정된 데이터 처리가 행해진다.
더욱이, 마이크로컴퓨터가 A/D 변환을 실행할 때, 종래의 마이크로컴퓨터에서와 동일한 방식으로, 데이터 프로세서 회로 블록(2)은 P 채널 MOS 트랜지스터(8) 및 N 채널 MOS 트랜지스터(9) 모두를 OFF 상태로 설정하여 차단 상태에 진입하도록 제어 신호(101)를 ″H″ 레벨로 그리고 제어 신호(102)를 ″L″ 레벨로 출력한다. 더욱이, NAND 회로(10)는 개방 상태에서 입력 임피던스를 갖는다. 따라서, A/D 변환될 외부 단자(11)로부터의 데이터 신호는 기생 저항(4 및 7)을 거쳐 선정된 A/D 변환이 실행되는 A/D 변환기 회로 블록(3)에 직접 공급된다. 여기서, 데이터 프로세서 회로 블록(2)으로부터의 입력 제어 신호(103)는 NAND 회로(104)에 공급될 때 ″H″ 레벨에 있다. 따라서, 기생 저항(4 및 5) 및 저항기(6)를 거쳐 공급된 데이터 신호는 NAND 회로에서 논리곱되고, LSI 입력 신호(104)는 데이터 프로세서 회로 블록(2)에 공급하기 위하여 항상 ″L″ 레벨로 출력된다.
상술된 바와 같이, 고집적도를 갖는 반도체 집적 회로에서, 다양한 노이즈원으로부터의 노이즈로 I/O 회로(1)에서 오프-누설 전류가 발생되므로, 기생 저항(4 및 5) 및 저항기(6)에 의해 외부 단자(11)로부터 A/D 변환기 회로 블록(3)에 공급된 데이터 신호의 레벨값이 변동된다.
Vi는 외부 단자(11)에 공급되는 데이터 신호의 전압 레벨이며, r4 및 r5는 기생 저항(4 및 5)의 저항값이고, α는 I/O 회로(1)의 오프-누설 전류에 의해 발생된 노드 A에서의 전압 변동값이라고 가정한다. 외부 단자(11)에 공급된 데이터 신호의 전압 레벨 Vi인 경우, A/D 변환기 회로 블록(3)의 입력 단자의 노드 B에서의 데이터 신호는 수학식 2와 같이 표현될 수 있는 전위 레벨 VB를 갖는다.
VB=Vi+α[r4/(r4+r5+R6)]
상기 수학식 2에서, 저항기(6)의 저항값 R6은 기생 저항(r4 및 r5)의 값에 비해 충분히 높은 값으로 설정된다. 따라서, 상기 수학식 2는 대략 수학식 3과 같이 표현될 수 있다.
VB≒ Vi[와 거의 동일함] + α(r4 / R6)
≒ Vi[와 거의 동일함]
예를 들면, R6 : r4 = R6 : r6 = 100 : 1이면, 상술된 수학식 1로부터, 변동 전압은 종래예에서는 α/2이다. 한편, 본 실시예에서, 수학식 2로부터, 변동 전압은 α/102이고, 또한 수학식 3으로부터, 변동 전압은 역시 α/102이다.
상기 수학식 2, 3, 및 4로부터 명백하듯이, 외부 단자(11)를 I/O 회로(1)에 연결하는 배선이 기생 저항에 비해 충분히 높은 저항값을 갖는 저항기를 가질 때, A/D 변환 동작 동안에, 외부 단자(11)에 입력된 데이터 신호의 전위 레벨에 대한 기생 저항으로 인한 전위 변동으로부터의 영향을 실제로 제거할 수 있다. 따라서, 데이터 신호에 대한 A/D 변환 정확도의 열화를 방지할 수 있다.
도 1에 도시된 제1 실시예에서, 노드 A에서의 오프-누설 전류는 100mV의 변동 전위를 가지며, 기생 저항(4 및 5)은 r4 = r5 = 10Ω이고, 저항기(6)는 저항 R6=1㏀을 갖는다고 가정한다. 이 때, 수학식 3으로부터, A/D 변환기 회로 블록(3)의 입력 단자에서의 데이터 신호의 전위 레벨에 가산된 변동 전압은 α/100 = 1mV로 표현된다. 한편, 동일한 조건 하의 종래예에서, A/D 변환기 회로 블록(3)의 입력 단자에서의 변동 전압은 수학식 1로부터 α/2 = 50mV이다. 즉, A/D 변환기 회로 블록(3)에 공급된 전압 레벨에서 50mV의 편이가 생겨, 높은 정도의 A/D 변환기 특성을 얻을 수 없게 된다.
다음에, 본 발명의 제2 실시예에 관해 설명될 것이다.
도 2는 제2 실시예에 따른 마이크로컴퓨터의 구성을 도시한 블록도로, 이 마이크로컴퓨터는 내부 회로를 구성하는 데이터 프로세서 회로 블록(2) 및 A/D 변환기 회로 블록(3); P 채널 MOS 트랜지스터(8), N 채널 MOS 트랜지스터(9), 및 NAND 회로(10)를 포함하는 I/O 회로(1); I/O 회로(1) 및 A/D 변환기 회로 블록(3)에 의해 공유되는 외부 단자(11); 및 외부 단자(11)를 I/O 회로(1)에 연결하고 기생 저항보다 충분히 높은 저항을 갖는 배선 상에 설치된 저항기(6)를 포함한다. 제2 실시예에서, 도면에 명확히 도시되어 있듯이, 외부 단자(11)를 I/O 회로에 연결하는 배선 및 외부 단자(11)를 A/D 변환기 회로 블록(3)에 연결하는 배선은 기생 저항(5 및 7)을 각각 갖는다. 제1 실시예와는 달리, 외부 단자(11)는 마이크로컴퓨터를 구성하는 반도체 집적 회로에 직접 연결되고, 도 1에 도시된 기생 저항(4)은 무시된다. 따라서, I/O 회로(1)를 A/D 변환기 회로 블록(3)에 연결하는 배선은 외부 단자(11)에서 직접 분기된다. 본 제2 실시예에서, 반도체 집적 회로는 기생 저항(4 및 7)(즉, 도 1에서 r4=0) 만을 갖는다. 수학식 3으로부터 명확하듯이, 저항기(6)를 삽입함으로써, 제1 실시예에서 얻어진 효과보다 우수한 효과를 얻을 수 있다. 정상적인 처리 동작 및 A/D 변환 동안의 마이크로컴퓨터의 동작은 제1 실시예에서와 동일하다는 것을 알아야 한다.
도 4a, 도 4b, 도 4c, 및 도 4d는 종래예에서 본 발명에서의 제어 신호(101 및 102), 노드 A에서의 전위, 및 노드 B에서의 전위를 각각 도시한다. 도 3d 내지 도 4d의 비교로부터, 본 발명에서는, 노드 A에서의 전위 변동으로 인한 A/D 변환기 회로 블록(3)의 입력 단자(노드 B)에서의 레벨 변동이 종래예에 비해 상당히 억제된다.
상술된 바와 같이, A/D 변환용 입력 단자는 마이크로컴퓨터의 입력/출력용 외부 단자에 의해 공유되는 본 발명에 따른 내장된 A/D 변환기 회로를 갖는 마이크로컴퓨터에서, 충분히 큰 저항값을 갖는 저항기가 외부 단자를 마이크로컴퓨터의 내부 회로에 대응하는 I/O 회로에 연결하는 배선 상에 삽입된다. 즉, I/O 회로의 오프-누설 전류로 인한 A/D 변환기 입력 전압 변동을 억제하도록 저항값은 배선의 기생 저항보다 커서, A/D 변환의 정확도를 증가시킬 수 있다.
본 발명은 사상 또는 그 필수 특성으로부터 벗어나지 않고 다른 특정 형태로 예시될 수 있다. 따라서, 본 실시예는 모든 특징에서 예시적인 것이며, 이에 한정되지 않는 것으로 간주되며, 본 발명의 범위는 상기 설명에 의하기 보다는 첨부된 청구범위에 의해 표시되므로, 청구범위의 등가물의 의미 및 범위에 속하는 모든 변경은 내부에 내포되도록 의도된다.
명세서, 청구범위, 도면 및 요약서를 포함한 일본 특허 출원 제09-317028호 (1997년 11월 18일 출원됨)의 전문이 참조로써 본 발명에 일체화된다.

Claims (4)

  1. 마이크로컴퓨터에 있어서,
    데이터 처리 기능을 갖는 내부 회로,
    상기 내부 회로에 연결되는 내장된 A/D 변환기 회로,
    상기 내부 회로에 연결되는 I/O 회로,
    상기 A/D 변환기 회로의 입력 단자에 의해 공유되는 입력/출력용 외부 단자,
    상기 외부 단자를 상기 I/O 회로를 거쳐 상기 내부 단자에 연결하는 제1 분기 배선,
    상기 외부 단자를 상기 A/D 변환기 회로에 연결하는 제2 분기 배선, 및
    상기 외부 단자를 상기 I/O 회로에 연결하는 상기 제1 분기 배선 상에 삽입되고, 상기 제1 분기 배선 상의 기생 저항보다 충분히 높은 저항을 갖는 저항기
    를 포함하는 마이크로컴퓨터.
  2. 제1항에 있어서,
    상기 마이크로컴퓨터는 상기 외부 단자, 및 상기 제1 분기 배선과 상기 제2 분기 배선의 분기점 간에 설치되는 주 배선을 더 포함하는 마이크로컴퓨터.
  3. 제1항에 있어서, 상기 I/O 회로는
    고-전위 전원에 연결되는 소오스, 상기 내부 회로로부터 제1 제어 신호가 공급되는 게이트, 및 상기 선정된 저항기의 단자에 연결되는 드레인을 갖는 제1-도전성 전계 효과 트랜지스터(FET),
    상기 제1-도전성 FET의 상기 드레인에 연결되는 드레인, 상기 내부 회로로부터 제2 제어 신호가 공급되는 게이트, 및 저-전위 전원에 연결되는 소오스를 갖는 제2-도전성 FET, 및
    상기 선정된 저항기의 상기 단자에 연결되는 제1 입력 단자, 상기 내부 회로로부터 입력 제어 신호가 공급되는 제2 입력 단자, 및 상기 내부 회로에 연결되는 출력 단자를 갖는 NAND 회로를 포함하는 마이크로컴퓨터.
  4. 제2항에 있어서, 상기 I/O 회로는
    고-전위 전원에 연결되는 소오스, 상기 내부 회로로부터 제1 제어 신호가 공급되는 게이트, 및 상기 선정된 저항기의 단자에 연결되는 드레인을 갖는 제1-도전성 FET,
    상기 제1-도전성 FET의 상기 드레인에 연결되는 드레인, 상기 내부 회로로부터 제2 제어 신호가 공급되는 게이트, 및 저-전위 전원에 연결되는 소오스를 갖는 제2-도전성 FET, 및
    상기 선정된 저항기의 상기 단자에 연결되는 제1 입력 단자, 상기 내부 회로로부터 입력 제어 신호가 공급되는 제2 입력 단자, 및 상기 내부 회로에 연결되는 출력 단자를 갖는 NAND 회로를 포함하는 마이크로컴퓨터.
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