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KR100282441B1 - 데이터 전송장치 - Google Patents

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KR100282441B1
KR100282441B1 KR1019970056081A KR19970056081A KR100282441B1 KR 100282441 B1 KR100282441 B1 KR 100282441B1 KR 1019970056081 A KR1019970056081 A KR 1019970056081A KR 19970056081 A KR19970056081 A KR 19970056081A KR 100282441 B1 KR100282441 B1 KR 100282441B1
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Abstract

2진데이터를 3진데이터로 변환하여 출력하므로써, 데이터 전송라인 대비 전송효율을 향상시키는데 적당한 데이터 전송장치에 관한 것으로서, 2진데이터를 입력하여 이를 3로직 데이터로 변환하는 디코더부와, 상기 디코더부의 출력을 받아 전원전압, 접지전압, 그리고 전원전압과 접지전압의 중간전압에 상응하는 로직레벨로 출력하는 3로직 데이터 생성부와, 상기 3로직 데이터 생성부에서 출력되는 3개의 로직레벨을 받아 이를 2진데이터쌍으로 변환하는 데이터 검출부와, 상기 2진데이터쌍을 2진데이터로 복원하는 앤코더부를 포함하여 구성됨을 특징으로 한다.

Description

데이터 전송장치{DATA TRANSMISSION DEVICE}
본 발명은 데이터통신에 관한 것으로서, 데이터의 레벨을 3개의 레벨로 변환하여 전송함으로써 클럭속도의 증가없이 데이터의 전송효율을 증대시키는데 적당하도록 한 데이터 전송장치에 관한 것이다.
일반적으로 데이터의 전송방식에 있어서, 데이터의 레벨을 0(Low)∼5V(High)로 하여 한 번에 로우데이터와 하이데이터의 2진 데이터를 전송하였다.
통상 컴퓨터의 동작속도를 결정짓는 것을 클럭신호이다. 따라서 컴퓨터 디자이너들은 보다 빠른 클럭신호를 얻어 컴퓨터의 동작속도를 향상시키기 위한 노력을 계속하고 있다.
이러한 맥락에서 CMOS트랜지스터 로직은 데이터 프로세싱 시스템의 제조에 따른 중요한 기술이 되었다.
일반적으로 CMOS트랜지스터의 동작은 소자를 턴-온시키기 위한 전압 즉, 문턱전압에 의존한다.
이하, 첨부된 도면을 참조하여 종래 데이터 전송장치를 설명하기로 한다.
도 1은 종래기술에 따른 CMOS트랜지스터의 회로적구성도이다.
도 1에 도시한 바와같이 입력전압(Vin)이 Vtp+VDD(Vtp〈0)보다 클 경우에는 피모스(PMOS)(PM)는 오프상태가 되고, 앤모스(NMOS)(NM)는 포화(Saturation)상태가 된다.
여기서, 상기 Vtp는 피모스(PM)의 문턱전압을 의미한다.
따라서, 앤모스(NM)만 턴-온되므로 출력(Output)은 접지전압 즉, VSS가 된다.
또한, 입력전압(Vin)이 문턱전압(Vtn)보다 작을 경우에는 상기 앤모스(NM)는 오프상태가 되고, 상기 피모스(PM)는 포화상태가 되어 피모스(PM)만이 턴-온된다.
따라서, 출력은 전원전압 즉, VDD가 된다.
한편, 입력전압(Vin)이 앤모스(NM)의 문턱전압(Vtn)보다 크고 Vtp+VDD보다는 작을 경우에는 상기 피모스(PM)와 앤모스(NM)가 모두 불포화(Nonsaturation)상태가 되고, 전류가 같아지는 지점에서 전압이 결정된다.
결과적으로 입력전압이 하이레벨이면 출력은 로우레벨이 되고 입력전압이 로우레벨이면 출력이 하이레벨이 되어 2진 데이터 전송만이 가능하게 된다.
도 2는 종래기술에 따른 다른 실시예로써, 이는 미국특허 U.S.P 5,539,333에 기술된 LVDS(Low Voltage Differential clock Signal)의 회로도이다.
도 2는 드라이버(driver)회로와 리시버(receiver)회로 사이의 인터커넥션 (interconnect)를 설명하기 위한 도면으로서, 드라이버 회로는 디퍼런셜
클럭신호들인 IN1과 IN2를 입력한 후 이를 리시버회로로 전송하기 위한 적당한 신호로 처리한다.
즉, 상기 드라이버회로는 디퍼런셜 클럭신호(IN1,IN2)를 받아 이를 데이터 프로세싱 시스템내의 다른 회로들이 사용할 수 있도록 상기 디퍼런셜 클럭신호를 저전압 디퍼런셜 신호로 변환한 후 출력단인 OUT1과 OUT2를 통해 리시버회로로 전송한다.
여기서, 상기 드라이버회로 및 리시버회로는 모두 CMOS기술로 구현한다.
리시버회로의 저항(Rt)은 드라이버회로와 리시버회로 사이의 전송선(2)의 커패시턴스와 인덕턴스를 매칭(matching)시키기 위한 것이다.
리시버회로는 드라이버회로에서 변환되어 출력되는 저전압 디퍼런스 신호를 받아 기타 다른회로(도면에 도시되지 않음)에 사용될 수 있는 다양한 주파수로 변환한다.
이와같은 종래 데이터 전송장치는 데이터 전송시 전압차가 크면 RC시정수에 의해서 지연시간(delay time)이 발생되며 작은 전압의 서로 반대되는 신호를 제공하고 이를 받아들이는 곳에서는 두 전압 차이를 이용해서 차동증폭기로 전압을 복원시킨다.
도 3은 도 2에 따른 두 전송데이터의 파형도로써, 1.1V를 기준으로 하여 약 1V의 차이를 갖는 신호를 보내주는 것을 알 수 있다.
한편, 도 4는 일반적인 COMS타입을 액정표시장치에 적용한 일실시예를 도시한 것이다.
도 4에 도시한 바와 같이 액정표시장치는 크게 LCD판넬(41)과 상기 LCD판넬 (41)주변에 구성된 소오스 드라이버(43) 및 게이트 드라이버(45)들로 구성된다.
그리고 상기 소오스 드라이버(43) 및 게이트 드라이버(45)들을 제어하는 컨트롤러(47)를 포함한다.
이와같은 액정표시장치에 있어서, 상기 컨트롤러(47)는 게이트 드라이버(45)에 컨트롤신호를 전송하고, 상기 소오스 드라이버(43)에는 컨트롤신호와, 각각의 영상신호(R, G, B)당 6비트 내지는 8비트의 데이터를 전송한다.
즉, 각 영상신호당 6비씩일 경우에는 모두 18비트가 소오스 드라이버(43)로 출력되고, 8비씩일 경우에는 모두 24비트가 출력된다.
일반적으로 컨트롤러(47)에서 소오스 드라이버(43)로 R, G, B데이터를 전송하게 되는데 해상도가 늘어나면 늘어날수록 한 번에 두채널씩 R, G, B데이터를 전송해 주어야 할 경우가 발생한다.
따라서, 한 번에 두 채널씩 R, G, B데이터를 전송하게 되면 상기 컨트롤러 (47)에서 소오스 드라이버(43)로 데이터를 전송하기 위해 필요한 전송라인의 수는 최소 36라인에서 최대 48라인이 된다.
그러나 상기와 같은 종래 데이터 전송장치는 다음과 같은 문제점이 있었다.
첫째, CMOS를 사용하여 데이터의 전송속도를 향상시키고자 하였으나 데이터의 전송속도를 높이게 되면 데이터 전송에 따른 전력소비와 EMI의 증가를 가져오게 된다.
따라서, CMOS의 처리속도로 인하여 데이터의 전송속도를 높이는데에는 한계가 있다.
둘째, LVDS를 사용하는 경우, 데이터전송을 위해서 2개의 전송라인을 사용하여야 하며, 데이터의 전송효율을 높이기 위해서는 일반적인 CMOS동작 클럭속도보다 빠르게 동작하여야 하고, 기존의 다른 CMOS인터페이스와의 호환성을 가지고 있지 않다.
따라서 빠르게 동작하는 신호를 수신하기 위해서는 내부적으로 빠르게 동작하는 클럭신호를 가지고 있어야 하므로 부가적인 PLL(Phase Lock Loop)가 필요하므로 회로구성이 복잡해진다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 입력되는 2진데이터를 3진 데이터로 변환하여 데이터의 전송효율을 크게 향상시키는데 적당한 데이터 전송장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 CMOS트랜지스터의 회로적구성도
도 2는 종래기술에 따른 LVDS(Low Voltage Differential clock Signal)의 회로도
도 3은 도 2에 따른 전송데이터의 파형도
도 4는 종래기술을 액정표시장치에 적용한 일실시예를 설명하기 위한 구성도
도 5는 본 발명의 데이터 전송장치의 구성도
도 6은 본 발명의 데이터 전송장치에 따른 3로직 데이터 생성부의 구성도
도 7은 본 발명의 데이터 전송장치에 따른 3로직 데이터 검출부의 구성도
도 8은 본 발명에 따른 3로직 데이터 검출부의 논리표
도 9는 본 발명의 데이터 전송장치에 따른 디코더부의 회로적구성도
도 10은 본 발명의 3로직 데이터 생성부의 논리표
도 11은 본 발명의 데이터 전송장치에 따른 앤코더부의 회로적구성도
도 12는 본 발명의 데이터 전송장치를 적용한 일실시예를 설명하기 위한 액정표시장치의 구성도
도면의 주요부분에 대한 부호의 설명
41 : LCD판넬 43 : 소오스 드라이버
45 : 게이트 드라이버 47 : 컨트롤러
51 : 디코더 51a : 레벨변환부
51b : 레벨출력부 53 : 3로직 데이터 생성부
55 : 3로직 데이터 검출부 57 : 앤코더부
57a : 인버터부 57b : 데이터변환부
57c : 데이터출력부
상기의 목적을 달성하기 위한 본 발명의 데이터 전송장치는 2진데이터를 입력하여 이를 3로직 데이터로 변환하는 디코더부와, 상기 디코더부의 출력을 받아 전원전압, 접지전압, 그리고 전원전압과 접지전압의 중간전압에 상응하는 로직레벨로 출력하는 3로직 데이터 생성부와, 상기 3로직 데이터 생성부에서 출력되는 3개의 로직레벨을 받아 이를 2진데이터쌍으로 변환하는 데이터 검출부와, 상기 2진데이터쌍을 2진데이터로 복원하는 앤코더부를 포함하여 구성됨을 특징으로 한다.
이하, 본 발명의 데이터전송장치를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명은 데이터의 레벨을 3개로 하여 전송효율을 향상시키기 위한 것으로써, 2진 데이터 3개가 표현할 수 있는 경우의 수는 8가지인 반면에 3진 데이터 2개가 표현할 수 있는 경우의 수는 9가지이므로 3개의 2진 데이터는 2개의 3진데이터로 변환이 가능하다.
즉, 2진 데이터를 3진 데이터로 변경하여 데이터 전송효율을 약 50% 가량 향상시킬 수 있다.
데이터를 변환시켜주기 위해서는 3개의 2진 데이터가 가질 수 있는 경우의 수는 8개이고 2개의 3진 데이터가 가질 수 있는 경우의 수가 9개이므로 이들 사이에는 순서대로 조합을 하였을 때, 362,880(9N8=9!=362,880)개의 조합을 만들 수 있다.(이때, 순서가 비 순차적일 경우에는 9개의 조합을 만들 수 있다.)
도 5는 본 발명에 따른 데이터 전송장치의 구성블록도로서, 3개의 데이터를 입력하여 3로직(logic)데이터를 형성하기 위해 t1L, t1C, t1H와 t2L, t2C, t2H로 만들어 주는 디코더부(51)와, 상기 디코더부(51)의 출력을 받아 3로직 데이터를 생성하는 3로직 데이터 생성부(53)와, 3로직 데이터를 검출하여 OUTt1과 OUTt2로 출력하는 3로직 데이터 검출부(55)와, 상기 3로직 데이터 검출부(55)의 출력데이터를 받아 원래의 2진 데이터로 변환하는 앤코더부(57)를 포함하여 구성된다.
여기서, 상기 3로직 데이터 생성부(53)는 도 6에 도시한 바와 같이 전원전압 (VDD)전송을 위한 피모스(PM1)와, VDD/2전송을 위한 앤모스(NM1)와, 접지전압(VSS)전송을 위한 앤모스(NM2)로 구성된다.
먼저, 접지전압을 출력하기 위해서는 상기 피모스(PM1)와, 앤모스(NM1)가 오프상태가 되어야 하므로, 상기 피모스(PM1)의 게이트 입력신호와 앤모스(NM1)의 게이트 입력신호는 각각 하이(H)와 로우(L)가 입력되어야 한다.
그리고, 상기 앤모스(NM2)는 포화상태(Saturation)상태로 접지전압을 출력단으로 보내주어야 하므로 게이트 입력신호는 로우(L)가 되어야 한다.
이와 동일한 방법으로 VDD/2의 전압을 출력하기 위해서는 앤모스(NM1)만 포화상태가 되고, 나머지 피모스(PM1)와 앤모스(NM2)는 오프상태가 되어야 하므로 각각의 게이트 입력신호는 H, H, L이 되어야 한다.
또한, VDD의 전압을 출력하기 위해서는 상기 피모스(PM1)만이 포화상태가 되고, 나머지 앤모스(NM1,NM2)는 오프상태가 되어야 하므로, 각각의 게이트 입력신호는 L, L, L가 되어야 한다.
이와같이 3로직 데이터 생성부(43)가 3진 데이터로 변환하여 출력하면, 3로직 데이터 검출부(45)는 OUTt1과, OUTT2로 출력하는데 상기 3로직 데이터 검출부(45)의 구성은 다음과 같다.
도 7은 본 발명에 따른 데이터 전송장치의 3로직 검출부의 회로적구성도이다.
도 7에 도시한 바와 같이 본 발명에 따른 3로직 데이터 검출부(45)는 두 개의 인버터(INT1,INT2)로 구성되는데 각 인버터를 구성하고 있는 피모스(PMOS) 및 앤모스(NMOS)의 비를 서로 다르게 한다.
만일, 두 개의 인버터(INT1,INT2)중 피모스(PMOS)가 앤모스(NMOS)보다 큰 인버터일 경우에는 입력값이 2.5보다 적은 전압에서 출력이 변하게 되고, 앤모스 (NMOS)가 피모스(PMOS)보다 큰 경우에는 2.5보다 큰 전압에서 출력값이 변하게 된다.
즉, 입력이 0∼1정도일 경우에는 두 인버터(INT1,INT2)의 출력은 모두 하이 (H)이고, 상기 입력이 2∼3정도일 경우에는 피모스(PMOS)가 앤모스(NMOS)보다 큰 인버터는 로우(L)를, 그리고 앤모스(NMOS)가 피모스(PMOS)보다 큰 인버터는 하이 (H)를 출력한다.
또한, 상기 입력이 4∼5정도일 경우에는 두 인버터(INT1,INT2)의 출력은 모두 로우(L)가 된다.
결과적으로 입력값의 상태에 따라 3가지 상태를 검출할 수 있는 것이다.
이와같이 입력상태에 따른 출력값을 도 8의 테이블도로 나타내었다.
한편, 도 9은 본 발명에 따른 디코더부의 회로적구성도로서, 도 10의 테이블을 가지고 3로직 데이터 생성부에 맞도록 변화시킨다.
본 발명에 따른 디코더부는 도 9에 도시한 바와 같이 입력단(A,B,C)에 분기접속되어 입력신호를 반전시키는 인버터(INT3,INT4,INT5)와, 상기 입력신호 및 인버터의 출력신호를 선택적으로 조합하여 입력신호의 레벨을 변환하는 레벨변환부 (51a)와, 상기 레벨변환부(51a)의 출력을 선택적으로 조합한 후 3로직 데이터 생성부(도면에 도시되지 않음)로 출력하는 레벨출력부(51b)를 포함하여 구성된다.
여기서, 상기 레벨변환부(51a)는 8개의 논리게이트로 구성되는데 이는 입력신호의 수가 3개이기 때문이다.
상기 8개의 논리게이트중 제 1 논리게이트에는 3개의 입력신호(A,B,C)가 입력되고, 제 2 논리게이트에는 입력신호 A, B와, C의 반전신호가 입력된다.
제 3 논리게이트에는 A, C신호와, B의 반전신호가 입력되고, 제 4 논리게이트에는 A신호와, B, C의 반전신호가 입력된다.
제 5 논리게이트에는 A의 반전신호와 B, C신호가 입력되고, 제 6 논리게이트에는 A, C의 반전신호와 B신호가 입력된다.
제 7 논리게이트에는 A, B의 반전신호와, C신호가 입력되고, 제 8 논리게이트에는 A, B, C의 반전신호가 입력된다.
한편, 레벨출력부(51b)는 6개의 논리게이트로 구성되는데 첫 번째 논리게이트(NAND1)에는 상기 레벨변환부(51b)의 제 6, 7, 8 논리게이트의 출력신호가 입력되고, 두 번째 논리게이트(NAND2)에는 제 3, 4, 5 논리게이트의 출력신호가 입력된다.
세 번째 논리게이트(NAND3)에는 제 1, 제 2 논리게이트의 출력신호가 입력되고, 네 번째 논리게이트(NAND4)에는 제 2, 5, 8 논리게이트의 출력신호가 입력된다.
다섯 번째 논리게이트(NAND5)에는 제 1, 4, 7 논리게이트의 출력신호가 입력되고, 여섯 번째 논리게이트(NAND6)에는 제 3, 6 논리게이트의 출력신호가 입력된다.
여기서, 상기 첫 번째, 네 번째 논리게이트(NAND1,NAND4)는 로우레벨의 신호를 출력하고, 두 번째, 다섯 번째 논리게이트(NAND2,NAND5)는 중간레벨의 신호를 출력한다.
그리고 세 번째, 여섯 번째 논리게이트(NAND3,NAND6)는 하이레벨의 신호를 출력한다.
또한 상기 세 번째, 여섯 번째 논리게이트의 출력단에는 인버터(INT6,INT7)가 구성된다.
이와같이 구성된 디코더부(51)는 입력되는 2진 데이터 3개를 가지고 다음단의 3로직 생성부에서 3로직 데이터를 형성할 수 있도록 데이터를 변환하여 출력한다.
따라서, 3로직 데이터 생성부(53)는 상기 디코더부(51)에서 출력되는 t1L, t1C, t1H와 t2L, t2C, t2H를 가지고 3로직 데이터(H, C, L)를 생성하여 다음단의 3로직 데이터 검출부(55)로 출력한다.
3로직 데이터 검출부(55)는 3로직 데이터 생성부(53)로부터 출력되는 3로직 데이터(H, C, L)를 도 8에 도시된 테이블에 의해 2진 데이터쌍(t11,t12,t21,t22)으로 만들어 다음단의 앤코더부(57)로 출력한다.
여기서, 상기 앤코더부의 구성은 도 11과 같다.
도 11에 도시한 바와 같이 본 발명에 따른 앤코더부(57)는 3로직 데이터 검출부(55)에서 출력되는 2진 데이터쌍을 반전시키는 인버터부(57a)와, 3로직 데이터 생성부(53)의 출력과 상기 3로직 데이터 검출부(55)의 출력 및 인버터부(57a)의 출력을 선택적으로 조합하여 출력하는 데이터변환부(57b)와, 상기 데이터변환부(57b)의 출력을 선택적으로 조합하여 2진 데이터를 출력하는 데이터출력부(57c)를 포함하여 구성된다.
여기서, 도 11에 도시된 스테이트(STATE)단은 상기 3로직 데이터 검출부(55)의 출력이 모두 "0"일 경우에 전송에러로 판정하여 에러를 검출하는 부분이다.
즉, 3로직 데이터 검출부(55)의 출력이 모두 "0"이라면 전송되어온 데이터가 HH이므로 상기 스테이트단에는 전송에러로 판정하여 전송에러신호가 검출된다.
이와 같이 앤코더부(57)는 상기 3로직 데이터 생성부(53)로부터의 3로직 데이터(H,C,L)에 의해 출력되는 2진 데이터쌍(t11,t12,t21,t22)을 변환 및 선택적 조합에 의해 2진 데이터를 출력한다. 만약 상기 3로직 데이터 생성부(53)로부터 2진 데이터를 받아 들인 경우 2진 데이터를 그대로 출력한다.(도 5 및 도 11의ⓐⓑ)
결과적으로 앤코더부(57)는 2진데이터와 상기 3로직 데이터 검출부(55)에서 출력되는 3진 데이터를 모두 받아들일 수 있으므로 기존회로와의 호환성을 높일 수 있다.
이상에서 상술한 본 발명의 데이터 전송장치를 적용한 일실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 12은 본 발명의 데이터 전송장치를 이용한 액정표시장치의 구성도이다.
도 12의 구성은 도 4의 구성과 동일하며 단지 컨트롤러(47)에서 소오스 드라이버(43)로 데이터를 전송하기 위한 전송라인의 수를 현저하게 감소시킬 수 있다.
본 발명의 데이터 전송장치에 따르면 라인의 수를 1/3감소시킬 수 있으므로 한 번에 두 채널씩 R, G, B데이터를 전송한다고 할지라도, 최소 12라인에서 최대 16라인만이 필요하게 된다.
도 12에 도시한 바와 같이 본 발명의 데이터 전송장치를 이용한 액정표시장치는 컨트롤러(47)로부터 소오스 드라이버(43)로 데이터를 전송하기 위한 데이터 전송라인의 수를 기존에 비해 1/3감소시킨다.
따라서 전송라인의 수가 감소되면 컨트롤러(47)의 핀 수 및 소오스 드라이버 (43)의 입력핀의 감소를 유도할 수 있다.
이상 상술한 바와 같이 본 발명의 데이터 전송장치는 다음과 같은 효과가 있다.
첫째, 2진 데이터로 입력신호의 판단이 가능하며 2∼3V에서 "1"로 인식하므로 3V회로를 5V회로로 인식하므로 구동에 따른 전력소모를 줄일 수 있다.
둘째, 2진 데이터와 3진 데이터를 모두 처리할 수 있으므로 기존의 회로와의 호환성이 향상된다.
셋째, 액정표시장치에 이용할 경우, 컨트롤러에서 소오스 드라이버쪽으로의 데이터 전송라인의 수를 현저하게 감소시키므로 그에 따라 소비전력을 감소시킨다.
네째, 컨트롤러에서 소오스 드라이버로의 소비전력을 감소시키므로 LCD모듈에서의 EMI(Electro Magnetic Interface)를 줄일 수 있다.

Claims (3)

  1. 2진데이터를 입력하여 이를 3로직 데이터로 변환하는 디코더부와,
    상기 디코더부의 출력을 받아 전원전압, 접지전압, 그리고 전원전압과 접지전압의 중간전압에 상응하는 로직레벨로 출력하는 3로직 데이터 생성부와,
    상기 3로직 데이터 생성부에서 출력되는 3개의 로직레벨을 받아 이를 2진데이터쌍으로 변환하는 데이터 검출부와,
    상기 2진데이터쌍을 2진데이터로 복원하는 앤코더부를 포함하여 구성하는 것을 특징으로 하는 데이터 전송장치.
  2. 제 1 항에 있어서,
    상기 3로직 데이터 생성부는 소오스가 전원전압에 연결되어 게이트 입력신호에 의해 도통제어되는 피모스(PM1)와,
    드레인이 VDD/2전압단에 연결되고 소오스가 상기 피모스(PM1)의 드레인에 공통접속되어 게이트 입력신호에 의해 도통제어되는 앤모스(NM1)와,
    소오스가 접지전압단에 연결되고 드레인이 상기 피모스(PM1)의 드레인에 공통접속되어 게이트 입력신호에 의해 도통제어되는 앤모스(NM2)를 포함하여 구성되는 것을 특징으로 하는 데이터 전송장치.
  3. 제 1 항에 있어서,
    상기 앤코더부는 상기 3로직 데이터 검출부의 출력을 받아 3로직 데이터의 전송상태를 검출하는 스테이트 핀을 구성하는 것을 특징으로 하는 데이터 전송장치.
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