KR100281501B1 - 클럭 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치 - Google Patents

Abstract

본 발명에 따르면, 오동작을 발생하는 일 없이 소비 전류를 저감하는 클럭 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치가 제공된다.

판독 데이터에 대하여 마스킹을 하는 내부 마스크 지시 신호를 발생하는 마스크 제어 회로(25)는 내부 열계 클럭 신호(CLKD)에 따라 인가된 신호를 취입하고, 또한 시프트 동작하여 전달하는 시프트 회로(25a∼25c)와, 이 내부 열 클럭 신호 발생 기간을 규정하는 클럭 활성화 신호(ENA)의 비활성화에 응답하여 시프트 회로를 초기 상태로 리세트하는 리세트 수단(25d)을 포함한다. 클럭 재인가시에 있어서, 시프트 회로의 출력은 초기 상태로부터 변화하기 때문에, 이전 인가시에 있어서의 시프트 회로의 내부 출력 신호의 영향을 배제하여 정확한 내부 마스크 지시 신호를 생성할 수 있다.

Description

클럭 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치

본 발명은 클럭 신호에 동기하여 인가된 신호를 순차적으로 시프트하는 시프트 동작을 행하는 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치에 관한 것으로, 특히 소비 전력을 저감할 수 있는 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치에 관한 것이다.

인가된 신호/데이터를 클럭 신호에 동기한 시프트 동작에 의해 전송하는 시프트 회로는, 여러가지 반도체 장치에 있어서 사용되고 있다. 예를 들면, 병렬 데이터를 직렬 데이터로 변환하는 병렬/직렬 변환 회로 및 신호를 소정 시간 지연하는 지연 회로 등에 있어서 상기한 시프트 회로가 사용되고 있다.

클럭 신호에 동기하여 동작하는 동기형 반도체 기억 장치에 있어서도, 내부 동작 타이밍을 클럭 신호를 기준으로 하여 결정하기 때문에, 이러한 시프트 회로가 이용된다. 이하, 동기형 반도체 기억 장치에 이용되는 시프트 회로에 대하여 설명한다.

도 13은 종래의 동기형 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면이다. 도 13에 있어서, 동기형 반도체 기억 장치는 행렬 형상으로 배치되는 복수의 메모리 셀을 갖는 메모리 셀 어레이(1)와, 어드레스 버퍼(2)로부터 인가되는 내부 행 어드레스 신호 X를 수신하여, 이 내부 행 어드레스 신호 X가 지정하는 메모리 셀 어레이(1)내의 행을 선택 상태로 구동하는 행 선택 회로(3)와, 어드레스 버퍼(2)로부터 인가되는 내부 열 어드레스 신호 Y에 따라서 메모리 셀 어레이(1)의 이 열 어드레스 신호 Y가 지정하는 열을 선택하는 열 선택 회로(4)와, 메모리 셀 어레이(1)의 선택 행에 접속되는 메모리 셀의 데이터의 검지 및 증폭을 행하는 센스 앰프와, 열 선택 회로(4)로부터의 열 선택 신호에 따라서 메모리 셀 어레이(1)의 선택 열을 내부 데이터 버스에 접속하는 IO 게이트를 포함한다. 도 13에 있어서는 센스 앰프와 IO 게이트를 1개의 블럭(5)으로 나타낸다.

행 선택 회로(3)는 인가된 행 어드레스 신호를 디코드하는 로우 어드레스 디코더와, 이 로우 어드레스 디코더의 출력 신호에 따라 메모리 셀 어레이(1)내의 선택 행을 선택 상태로 구동하는 워드선 드라이브 회로를 포함한다. 열 선택 회로(4)는 인가된 내부 열 어드레스 신호 Y를 디코드하여 열 선택 신호를 발생하는 컬럼 디코더와, 이 내부 열 어드레스 신호 Y를 선두 어드레스로 하고, 내부 클럭 신호 CLK에 동기하여 순차적으로 소정 순서에 따라 내부 열 어드레스 신호를 생성하여 컬럼 디코더로 인가하는 버스트 어드레스 발생기를 포함한다.

어드레스 버퍼(2)는 내부 클럭 신호 CLK에 동기하여 외부로부터의 어드레스 신호 A0∼An을 취입하여 내부 어드레스 신호 X 및 Y를 생성한다.

또한 이 동기형 반도체 기억 장치는, 데이터의 입출력을 행하기 위한 입출력 회로(6)를 포함한다. 이 입출력 회로(6)는 외부로부터의 기입 데이터를 수신하여 내부 기입 데이터를 생성하는 입력 버퍼, 이 입력 버퍼로부터의 내부 기입 데이터를 증폭하여 선택 메모리 셀로 전달하는 기입 드라이버, 선택 메모리 셀로부터 판독된 데이터를 증폭하는 프리앰프와, 이 프리앰프로부터의 데이터를 버퍼 처리하여 장치 외부로 출력하는 출력 버퍼를 포함한다.

동기형 반도체 기억 장치는 또한, 내부 클럭 신호 CLK에 동기하여 외부로부터 인가되는 제어 신호, 즉 외부 로우 어드레스 스트로브 신호 extZRAS, 외부 컬럼 어드레스 스트로브 신호 extZCAS 및 외부 기입 인에이블 신호 extZWE를 수신하여 내부 로우 어드레스 스트로브 신호 RAS, 내부 컬럼 어드레스 스트로브 신호 CAS 및 내부 기입 인에이블 신호 WE를 생성하는 입력 버퍼 회로(7)와, 이 입력 버퍼 회로(7)로부터의 신호 RAS, CAS 및 WE의 상태를 판정하여 그 판정 결과에 따라 동작 모드를 지정하는 신호를 발생하는 커맨드 디코더(8)와, 커맨드 디코더(8)로부터의 행 선택 동작 지시 신호에 응답하여 활성화되고, 행 선택 동작에 필요한 제어를 실행하는 행계 제어 회로(9)와, 커맨드 디코더(8)로부터의 열 선택 동작 지시 신호에 응답하여 활성화되고, 열 선택 동작에 필요한 제어를 실행하는 열계 제어 회로(10)와, 커맨드 디코더(8)로부터의 데이터 입출력 동작 지시 신호에 응답하여 구동되고, 데이터 입출력에 필요한 동작을 제어하는 입출력 제어 회로(11)를 포함한다.

행계 제어 회로(9)는 행 선택 회로(3)의 활성/비활성을 제어하고, 또한 블럭(5)에 포함되는 센스 앰프의 활성/비활성을 제어한다. 열계 제어 회로(10)는 열 선택 회로(4)의 동작을 제어하며, 입출력 제어 회로(11)는 입출력 회로의 동작을 제어한다. 도 13에는 명확히 도시되어 있지 않지만, 어드레스 버퍼(2)는 이 행계 제어 회로(9) 및 열계 제어 회로(10)로부터의 어드레스 래치 지시 신호에 따라 인가된 어드레스 신호를 취입하고, 또한 래치하여 내부 행 어드레스 신호 X 및 내부 열 어드레스 신호 Y를 생성한다.

이 동기형 반도체 기억 장치는 또한, 외부로부터의 클럭 신호 extCLK를 수신하여 내부 클럭 신호 CLK를 생성하는 클럭 입력 버퍼(12)와, 행계 제어 회로(9)로부터의 클럭 활성화 지시 신호의 활성화시 인에이블(능동화)되고, 클럭 입력 버퍼(12)로부터의 내부 클럭 신호 CLK에 따라 열계 클럭 신호 CLKD를 생성하는 클럭 발생 회로(13)와, 외부로부터의 마스크 지시 신호 extDQM을 수신하여 내부 클럭 신호 CLK에 동기하여 마스크 지시 신호 DQMIN을 생성하는 DQM 버퍼(14)와, 이 마스크 지시 신호 DQMIN을 내부 클럭 신호 CLK에 동기하여 취입해서 내부 마스크 지시 신호 DQMOT를 출력하는 마스크 제어 회로(15)를 포함한다.

클럭 발생 회로(13)는 행계 제어 회로(9)가 행계 선택 동작 지시 신호를 커맨드 디코더(8)로부터 수신하여 행 선택 동작을 실행할 때 활성화된다. 행계 선택 동작 지시 신호가 인가되면, 다음에 데이터의 기입/판독을 실행하기 위한 열 선택 동작 지시 신호가 인가되기 때문에, 이것에 대비하기 위한 것이다. 클럭 발생 회로(13)로부터의 내부 클럭 신호 CLKD는 열계 제어 회로(10) 및 입출력 제어 회로(11)로 인가된다. 또한, 이 입출력 제어 회로(11)는 마스크 제어 회로(15)로부터의 내부 마스크 지시 신호 DQMOT를 수신한다.

도 14는 도 13에 도시하는 동기형 반도체 기억 장치의 데이터 판독에 관련되는 부분의 구성을 도시한 도면이다. 도 14에 있어서는 커맨드 디코더(8), 입출력 제어 회로(11), DQM 버퍼(14), 마스크 제어 회로(15) 및 입출력 회로(6)의 구성이 도시된다.

도 14에 있어서 커맨드 디코더(8)는, 도 13에 도시하는 입력 버퍼 회로(7)로부터 인가되는 부(負)논리의 신호 /RAS, /CAS 및 /WE를 수신하여, 이들 신호가 내부 클럭 신호 CLK의 상승 에지에서 소정 상태로 설정되어 있을 때 데이터 판독을 지시하는 판독 커맨드가 인가된 것으로 판정해서 데이터 판독 지시 신호 φr을 활성 상태로 구동하는 판독 커맨드 디코더(8a)를 포함한다. 이 동기형 반도체 기억 장치에 있어서, 동작 모드는 커맨드의 형태로 인가된다. 즉, 신호 /RAS, /CAS 및 /WE의 상태의 조합에 따라서 동작 모드가 지정된다. 판독 커맨드는 내부 클럭 신호 CLK의 상승 에지에서 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 설정되고, 또한 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /WE가 모두 L 레벨로 설정됨으로써 인가된다. 판독 커맨드 디코더(8a)는 이 판독 커맨드가 인가되면, 내부 클럭 신호 CLK에 동기하여 소정 시간만큼 데이터 판독 동작 지시 신호 φr을 활성 상태로 구동한다.

입출력 제어 회로(11)는, 판독 커맨드 디코더(8a)로부터의 판독 동작 지시 신호 φr의 활성화에 응답하여 활성화되고, 도 13에 나타내는 클럭 발생 회로(13)로부터의 열계 내부 클럭 신호 CLKD에 동기하여 동작해서, 프리앰프 활성화 신호 PAE 및 데이터 출력 지시 신호 OEMF를 출력하는 판독 제어 회로(11a)와, 열계 내부 클럭 신호 CLKD에 동기하여 동작하고, 판독 제어 회로(11a)로부터의 데이터 출력 지시 신호 OEMF를 소정 기간 지연하여 데이터 출력 활성화 신호 OEM을 출력하는 레이턴시 시프터(11b)와, 마스크 제어 회로(15)로부터의 내부 마스크 지시 신호 DQMOT와 레이턴시 시프터(11b)로부터의 데이터 출력 활성화 신호 OEM에 따라 데이터 출력을 허가하는 출력 허가 신호 OEMD를 출력하는 출력 제어 회로(11c)를 포함한다.

판독 제어 회로(11a)는 내부에 카운터를 포함하며, 열계 내부 클럭 신호 CLKD에 동기하여 프리앰프 활성화 신호 PAE를 활성 상태로 구동한다. 이 프리앰프 활성화 신호 PAE의 활성화 회수는 이 판독 제어 회로(11a)에 포함되는 카운터에 의해 결정된다. 이 카운터는 통상 버스트 길이를 카운트한다. 여기서 버스트 길이란, 1개의 액세스 커맨드(데이터의 기입/판독을 지시하는 판독 커맨드 또는 기입 커맨드)가 인가되었을 때 연속적으로 판독/기입이 실행되는 데이터의 수를 나타낸다. 또한 이 데이터 출력 지시 신호 OEMF도 판독 동작 지시 신호 φr의 활성화에 따라서 버스트 길이 기간 동안 활성 상태로 구동된다.

레이턴시 시프터(11b)는 통상 CAS 레이턴시 - 1 클럭 사이클 기간 동안 데이터 출력 지시 신호 OEMF를 지연하여 출력한다. 여기서, CAS 레이턴시는 판독 커맨드가 인가되고나서 유효 데이터가 장치 외부로 출력될 때까지 소요되는 클럭 사이클의 수를 나타낸다. 이 레이턴시 시프터(11b)는 통상 시프트 회로로 구성되며, 열계 내부 클럭 신호 CLKD에 따라 데이터 출력 지시 신호 OEMF를 시프트하여 데이터 출력 활성화 신호 OEM을 출력한다.

출력 제어 회로(11c)는 내부 마스크 지시 신호 DQMOT가 판독 데이터에 대한 마스크를 지시하고 있을 때에는 출력 허가 신호 OEMD를 비활성 상태로 설정하고, 이 내부 마스크 지시 신호 DQMOT가 비활성 상태에 있어 판독 데이터에 대한 마스크를 지시하지 않는 경우에는 데이터 출력 활성화 신호 OEM에 따라 출력 허가 신호 OEMD를 출력한다.

입출력 회로(6)는 판독 제어 회로(11a)로부터의 프리앰프 활성화 신호 PAE의 활성화에 응답하여 활성화되어, 도 13에 도시하는 메모리 셀 어레이(1)의 선택 메모리 셀의 데이터를 증폭하는 프리앰프(6a)와, 출력 허가 신호 OEMD의 활성화시 이 프리앰프(6a)로부터 인가된 데이터를 버퍼 처리하여 장치 외부로 출력하는 출력 버퍼(6b)를 포함한다. 출력 버퍼(6b)는 출력 허가 신호 OEMD의 비활성화시에 출력 하이 임피던스 상태로 된다.

마스크 제어 회로(15)에 있어서는, 그 구성은 뒤에서 상세히 설명하겠지만, 내부 클럭 신호 CLK에 동기하여 DQM 버퍼(14)로부터 인가되는 마스크 지시 신호 DQMIN을 시프트 동작에 의해 지연시켜 내부 마스크 지시 신호 DQMOT를 출력한다. 다음에, 이 도 13 및 도 14에 도시하는 동기형 반도체 기억 장치의 데이터 판독시에 있어서의 동작에 대하여 도 15에 도시하는 타이밍차트를 참조하여 설명한다.

클럭 사이클 ＃1에 있어서, 외부 클럭 신호 extCLK의 상승 에지에서 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정하고, 또한 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /WE를 H 레벨로 설정하여 액티브 커맨드를 인가한다. 이 액티브 커맨드에 따라서 도 13에 도시하는 행계 제어 회로(9)가 활성화되고, 어드레스 버퍼(2)로부터의 내부 행 어드레스 신호 X에 따라서 행 선택 회로(3)가 행 선택 동작을 실행하여 어드레스 지정된 행에 대응하는 워드선이 선택 상태로 구동된다. 또한, 이 액티브 커맨드에 따라서 행계 제어 회로(9)는 열계 클럭 활성화 신호 ENA를 활성 상태로 구동한다. 이 열계 클럭 활성화 신호 ENA는 내부 클럭 신호 CLK의 하강에 동기하여 활성 상태로 구동되어 있으며, 다음 클럭 사이클 ＃2에서부터 열계 내부 클럭 신호 CLKD가 발생된다.

이 열계 내부 클럭 신호 CLKD가 발생되어 도 13에 도시하는 열계 제어 회로(10) 및 입출력 제어 회로(11)로 인가됨으로써, 이들 회로의 동작이 가능해진다.

클럭 사이클 ＃2에 있어서, 외부 클럭 신호 extCLK의 상승 에지에서 로우 어드레스 스토로브 신호 /RAS 및 기입 인에이블 신호 /WE를 H 레벨로 설정하고, 또한 컬럼 어드레스 스트로브 신호 /CAS를 L 레벨로 설정하여 판독 커맨드를 인가한다. 이 판독 커맨드에 따라서 도 13에 도시하는 열계 제어 회로(10)가 활성화되어, 어드레스 버퍼(2)로부터의 내부 어드레스 신호를 내부 열 어드레스 신호 Y로서 열 선택 회로(4)로 인가하고, 또한 열 선택 회로(4)를 활성화하여 메모리 셀 어레이(1)의 열 선택 동작을 행하게 한다. 또한, 도 14에 도시하는 판독 제어 회로(11a)가 이 판독 커맨드 디코더(8a)로부터의 판독 동작 지시 신호 φr의 활성화에 응답하여 활성화되고, 프리앰프 활성화 신호 PAE를 활성화하여 프리앰프(6a)에 증폭 동작을 행하게 한다.

여기서, CAS 레이턴시가 2인 경우, 레이턴시 시프터(11b)는 이 판독 제어 회로(11a)로부터 인가된 데이터 출력 지시 신호 OEMF를 1 클럭 사이클 기간 동안 지연시켜 출력하기 때문에, 이 판독 커맨드가 인가된 클럭 사이클 ＃2로부터 1 클럭 사이클 뒤인 클럭 사이클 ＃3에 있어서, 레이턴시 시프터(11b)로부터의 데이터 출력 활성화 신호 OEM이 활성 상태로 구동된다. 프리앰프(6a)에 의해 증폭된 데이터는 출력 버퍼(6b)로 인가되고, 출력 버퍼(6b)는 이 클럭 사이클 ＃3에 프리앰프(6a)로부터 인가된 데이터를 출력한다. 마스크 지시 신호 extDQM은 L 레벨의 비활성 상태에 있고, 마스크 제어 회로(15)로부터의 내부 마스크 지시 신호 DQMOT는 L 레벨이며, 출력 제어 회로(11c)로부터의 출력 허가 신호 OEMD가 이 데이터 출력 활성화 신호 OEM의 활성화에 따라서 활성 상태로 구동된다. 이에 따라, 클럭 사이클 ＃3에 있어서 출력 버퍼(6b)로부터 데이터가 판독된다. 클럭 사이클 ＃4의 외부 클럭 신호 extCLK의 상승 에지에서 이 최초의 데이터가 확정 상태로 된다. 열 선택 회로(4)(도 13 참조)는 내부의 버스트 어드레스 발생기로부터의 어드레스 신호에 따라서 각 클럭 사이클마다 메모리 셀을 선택하여 프리앰프(6a)로 인가하고, 프리앰프(6a)에서는 순차적으로 선택 메모리 셀의 데이터가 증폭되어 출력 버퍼(6b)로 인가된다.

클럭 사이클 ＃4에 있어서 외부 클럭 신호 extCLK의 상승 에지에서 외부 마스크 지시 신호 extDQM을 H 레벨의 활성 상태로 구동한다. 이에 따라 DQM 버퍼(14)(도 14 참조)로부터의 마스크 지시 신호 DQMIN이 H 레벨의 활성 상태로 되고, 마스크 제어 회로(15)로부터의 내부 마스크 지시 신호 DQMOT가 1 클럭 사이클 기간 지연되어 클럭 사이클 ＃5에 있어서 활성 상태로 된다. 출력 제어 회로(11c)는 이 내부 마스크 지시 신호 DQMOT의 활성화에 따라 출력 허가 신호 OEMD를 L 레벨의 비활성 상태로 한다. 이에 따라, 클럭 사이클 ＃5에 있어서, 출력 버퍼(6b)는 출력 하이 임피던스 상태로 되어 데이터의 출력이 정지된다.

외부 마스크 지시 신호 extDQM은 클럭 사이클 ＃4에 있어서만 활성 상태이기 때문에, 다음 클럭 사이클 ＃6에서는 마스크 제어 회로(15)로부터의 내부 마스크 지시 신호 DQMOT는 다시 L 레벨의 비활성 상태로 되고, 출력 허가 신호 OEMD는 데이터 출력 활성화 신호 OEM이 활성 상태로 되기 때문에 다시 활성 상태로 되며, 출력 버퍼(6b)는 프리앰프(6a)로부터 인가된 데이터를 출력한다. 버스트 길이가 4이기 때문에, 판독 제어 회로(11a)로부터의 데이터 출력 지시 신호는 4 클럭 사이클 기간 동안 활성 상태로 구동되어 있다. 따라서, 이 레이턴시 시프터(11b)로부터의 데이터 출력 활성화 신호 OEM도 4 클럭 사이클 기간 동안 활성 상태에 있고, 클럭 사이클 ＃7에 있어서 L 레벨의 비활성 상태로 되어, 이에 따라 출력 허가 신호 OEMD도 L 레벨의 비활성 상태로 된다.

필요한 데이터의 판독이 완료되면, 클럭 사이클 ＃8에 있어서 로우 어드레스 스트로브 신호 /RAS 및 기입 인에이블 신호 /WE를 L 레벨로 설정하고, 또한 컬럼 어드레스 스트로브 신호 /CAS를 H 레벨로 설정한 후, 프리차지 커맨드를 인가하여 메모리 셀 어레이(1)의 프리차지를 지정한다. 이에 따라, 행계 제어 회로(9)는 열계 클럭 활성화 신호 ENA를 비활성 상태로 구동함과 동시에, 행 선택 회로(3) 및 센스 앰프(도 13 참조)를 비활성 상태로 구동하여 메모리 셀 어레이(1)를 프리차지 상태로 복귀시킨다.

상술한 바와 같이, 열계 제어 회로(10) 및 입출력 제어 회로(11)는 액티브 커맨드가 인가되고, 메모리 셀 어레이가 활성 상태로 된 후에 동작한다(워드선이 선택되고 난 다음에 메모리 셀로의 데이터 기입/판독이 행해지기 때문임). 따라서, 이들 열계 제어 회로(10) 및 입출력 제어 회로(11)에는 메모리 셀 어레이(1)가 활성화되어 열계 회로(열 선택 회로(4) 및 입출력 회로(6))가 동작할 가능성이 있는 기간 동안만 열계 내부 클럭 신호 CLKD를 발생하여 인가하므로, 이들 회로부의 소비 전류를 저감한다.

또한, 외부 마스크 지시 신호 extDQM이 인가되고 난 다음 2 클럭 사이클후의 출력 데이터가 마스킹된다. 외부 클럭 신호 extCLK가 고속인 경우에 있어서도, 내부적으로 충분히 여유를 갖고 판독 데이터에 대하여 확실하게 마스킹할 수 있다. 이 마스크 지시 신호 extDQM을 이용함으로써 외부의 프로세서는 처리에 필요한 데이터만을 판독할 수 있고, 프로세서 내부에서 불필요한 데이터의 분류를 실행할 필요가 없어 처리 조작이 간략화된다.

도 16a는 도 13 및 도 14에 도시하는 DQM 버퍼(14)의 구성의 일례를 나타내는 도면이다. 도 16a에 있어서, DQM 버퍼(14)는 내부 클럭 신호 CLK의 반전 클럭 신호 /CLK가 H 레벨일 때 도통하여 외부로부터의 마스크 지시 신호 extDQM을 통과시키는 n 채널 MOS 트랜지스터로 구성되는 전송 게이트(transfer gate)(14a)와, 전송 게이트(14a)로부터의 마스크 지시 신호를 수신하는 2단으로 종속 접속되는 인버터(14b, 14c)와, 인버터(14b)와 래치 회로를 구성하는 인버터(14d)와, 내부 클럭 신호 CLK와 인버터(14c)의 출력 신호를 수신하여 마스크 지시 신호 DQMIN을 출력하는 AND 회로(14e)를 포함한다. 인버터(14d)는 인버터(14b)의 출력 신호를 반전하여 인버터(14b)의 입력부로 전달한다.

다음에, 이 도 16a에 도시하는 DQM 버퍼(14)의 동작을 도 16b에 도시하는 타이밍차트를 참조하면서 설명한다.

전송 게이트(14a)는 내부 클럭 신호 CLK가 L 레벨일 때에 도통하여, 외부로부터의 마스크 지시 신호 extDQM을 통과시킨다. 한편, 이 전송 게이트(14a)는 내부 클럭 신호 CLK가 H 레벨일 때에는 비도통 상태로 되며, 내부 클럭 신호 CLK가 L 레벨일 때 인가된 외부 마스크 지시 신호 extDQM은 인버터(14b, 14d)에 의해 래치된다.

클럭 사이클 ＃a에 있어서, 외부 마스크 지시 신호 extDQM이 H 레벨로 설정되면, 이 내부 클럭 신호 CLK가 L 레벨일 때 전송 게이트(14a)가 도통하고, 이 H 레벨의 외부 마스크 지시 신호 extDQM이 인버터(14b)로 전달되어 인버터(14b, 14d)에 의해 래치된다. 이 상태에서 내부 클럭 신호 CLK 및 마스크 지시 신호 DQMIN은 모두 L 레벨이다. 내부 클럭 신호 CLK가 H 레벨로 상승하면, 전송 게이트(14a)가 비도통 상태로 되고, 이 H 레벨의 외부 마스크 지시 신호가 인버터(14b, 14d)에 의해 래치된다. AND 회로(14e)가 내부 클럭 신호 CLK의 상승에 동기하여 인에이블(능동화)되고, 인버터(14c)로부터 인가된 H 레벨의 신호에 따라 그 출력 신호인 마스크 지시 신호 DQMIN을 H 레벨로 상승시킨다. 내부 클럭 신호 CLK가 L 레벨로 하강하면, 이 AND 회로(14e)로부터의 마스크 지시 신호는 L 레벨로 저하한다.

이에 따라, 내부 클럭 신호 CLK에 동기하여 외부 마스크 지시 신호 extDQM을 취입하고 래치하여 이 내부 클럭 신호 CLK에 동기해서 마스크 지시 신호 DQMIN을 발생할 수 있다.

도 17a는 도 13 및 도 14에 도시하는 마스크 제어 회로(15)의 구성의 일례를 도시한 도면이다. 도 17a에 도시하는 바와 같이, 이 마스크 제어 회로(15)는 각각이 내부 클럭 신호 CLK의 반(半)클럭 사이클씩 인가된 신호를 지연시켜 출력하는 3단으로 종속 접속되는 시프트 회로(15a, 15b, 15c)를 포함한다. 시프트 회로(15c)는 시프트 회로(15a)와 동일한 구성을 가지고 있으며, 도 17a에 있어서 시프트 회로(15c)는 블럭으로만 도시한다. 이 시프트 회로(15c)로부터 내부 마스크 지시 신호 DQMOT가 출력된다.

시프트 회로(15a)는 마스크 지시 신호 DQMIN과 내부 클럭 신호 CLK를 수신하는 NAND 회로(15aa)와, 인버터(15e)를 거쳐 인가되는 마스크 지시 신호 DQMIN과 내부 클럭 신호 CLK를 수신하는 NAND 회로(15ab)와, NAND 회로(15aa)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(15ac)와, NAND 회로(15ab)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(15ad)를 포함한다. NAND 회로(15ad)의 출력 신호는 NAND 회로(15ac)의 다른쪽 입력에 인가되고, NAND 회로(15ac)의 출력 신호 DQMO는 NAND 회로(15ad)의 다른쪽 입력에 인가된다. NAND 회로(15aa, 15ab)는 내부 클럭 신호 CLK가 H 레벨일 때 도통하는 전송 게이트의 기능을 가지며, NAND 회로(15ac, 15ad)는 인가된 데이터 신호를 래치하는 래치 회로를 구성한다.

시프트 회로(15b)는 내부 클럭 신호 /CLK와 NAND 회로(15ac)의 출력 신호를 수신하는 NAND 회로(15ba)와, 내부 클럭 신호 /CLK와 NAND 회로(15ad)의 출력 신호를 수신하는 NAND 회로(15bb)와, NAND 회로(15ba)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(15bc)와, NAND 회로(15bb)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(15bd)를 포함한다. NAND 회로(15bd)의 출력 신호는 NAND 회로(15bc)의 다른쪽 입력에 인가되고, NAND 회로(15bc)의 출력 신호는 NAND 회로(15bd)의 다른쪽 입력에 인가된다. 이 시프트 회로(15b)에 있어서도, NAND 회로(15ba, 15bb)가 내부 클럭 신호 /CLK에 따라서 동작하는 전송 게이트의 기능을 가지며, NAND 회로(15bc, 15bd)는 인가된 신호를 래치하는 래치 회로를 구성한다. 다음에, 이 도 17a에 도시하는 마스크 회로의 동작을 도 17b에 도시하는 타이밍차트를 참조하여 설명한다.

클럭 사이클 ＃0에 있어서, 마스크 지시 신호 DQMIN은 L 레벨이다. 내부 클럭 신호 CLK가 H 레벨일 때, 시프트 회로(15a)에 있어서는 NAND 회로(15aa, 15ab)가 인버터로서 동작하여 NAND 회로(15ad)의 출력 신호가 H 레벨로 되고, 이에 따라 NAND 회로(15ac)로부터의 신호 DQMO가 L 레벨로 된다. 시프트 회로(15b)에 있어서 내부 클럭 신호 /CLK는 L 레벨이고, NAND 회로(15ba, 15bb)의 출력 신호는 시프트 회로(15a)의 출력 신호에 관계 없이 H 레벨이다. 따라서, 이 시프트 회로(15b)의 출력 신호 DOM1의 상태는 변화하지 않고서 초기 상태의 L 레벨을 유지한다. 마찬가지로, 시프트 회로(15c)는 이 시프트 회로(15b)의 출력 신호 DQM1을 취입하고 있고, 내부 클럭 신호 CLK가 H 레벨일 때 이 내부 마스크 지시 신호 DQMOT는 L 레벨에 있다.

내부 클럭 신호 CLK가 L 레벨로 하강하면, 시프트 회로(15a)의 NAND 회로(15aa, 15ab)는 그 출력 신호가 H 레벨로 고정되고, 시프트 회로(15a)는 래치 상태로 된다. 시프트 회로(15b)는 내부 클럭 신호 /CLK가 H 레벨로 되면 시프트 회로(15a)의 출력 신호 DQMO를 취입하고, 그 출력 신호 DQM1이 마찬가지로 L 레벨로 고정된다. 시프트 회로(15c)는 시프트 회로(15a)와 마찬가지로 래치 상태에 있다.

클럭 사이클 ＃1에 있어서, 마스크 지시 신호 DQMIN이 H 레벨로 상승한다. 내부 클럭 신호 CLK가 H 레벨로 되면, 시프트 회로(15a)에 있어서 이 NAND 회로(15aa, 15ab)가 인버터로서 동작하여 NAND 회로(15aa)의 출력 신호가 L 레벨로 되고, 이에 따라 NAND 회로(15ac)로부터의 신호 DQMO가 H 레벨로 된다. 시프트 회로(15b)는 래치 상태에 있으므로 그 출력 신호 DQM1의 상태는 변화하지 않고, 시프트 회로(15c)는 이 신호 DQM1을 취입하여 L 레벨의 내부 마스크 지시 신호 DQMOT를 출력한다.

내부 클럭 신호 CLK가 L 레벨로 하강하면, 시프트 회로(15a)가 래치 상태로 되어 신호 DQMO가 H 레벨로 유지된다. 시프트 회로(15b)에 있어서, NAND 회로(15ba, 15bb)가 인버터로서 동작하고, 이 신호 DQMO에 따라서 출력 신호 DQM1이 H 레벨로 상승한다. 시프트 회로(15c)는 래치 상태에 있기 때문에, 내부 마스크 지시 신호 DQMOT는 L 레벨을 유지한다.

클럭 사이클 ＃2에 있어서, 내부 클럭 신호 CLK가 다시 H 레벨로 상승하면, 시프트 회로(15a)가 L 레벨의 마스크 지시 신호 DQMIN을 취입하여 그 출력 신호 DQMO가 L 레벨로 하강한다. 시프트 회로(15b)는 래치 상태에 있으므로 그 출력 신호 DQM1은 H 레벨을 유지한다. 시프트 회로(15c)가 이 H 레벨의 신호 DQM1을 취입하여 그 출력 신호인 내부 마스크 지시 신호 DQMOT를 H 레벨로 상승시킨다.

클럭 사이클 ＃2에 있어서, 내부 클럭 신호 CLK가 L 레벨로 하강하면, 시프트 회로(15a, 15c)가 래치 상태로 되는 한편, 시프트 회로(15b)는 그 신호 DQMO를 취입하여 그 출력 신호 DQM1을 L 레벨로 하강시킨다. 클럭 사이클 ＃3에 있어서, 내부 클럭 신호 CLK가 H 레벨로 상승하면, 시프트 회로(15c)가 이 시프트 회로(15b)로부터의 L 레벨의 신호 DQM1을 취입하여 그 내부 마스크 지시 신호 DQMOT를 L 레벨로 구동한다. 이 사이클에 있어서, 마스크 지시 신호 DQMIN은 L 레벨이고, 신호 DQMO 및 DQM1은 L 레벨을 유지한다. 클럭 사이클 ＃4에 있어서도 마찬가지이다.

마스크 제어 회로(15)의 마스크 동작은 열계 회로의 동작과 관계가 있는데, 소비 전력의 관점에서 보아 불필요한 경우에는 그 동작을 정지시키는 것이 바람직하다. 그러나, 열계 내부 클럭 신호 CLKD에 따라 마스크 제어 회로(15)를 동작시키면, 다음과 같은 문제가 발생한다.

여기서, 도 18에 도시하는 바와 같이 CAS 레이턴시가 1이고, 액티브 커맨드와 판독 커맨드 사이의 간격이 1 클럭 사이클 기간 떨어져 있는, 즉 표준 DRAM에 있어서의 RAS-CAS 프리차지 시간이 1 클럭 사이클 기간인 동기형 반도체 기억 장치에 대하여 고려한다. 마스크 제어 회로(15)에는 내부 클럭 신호 CLK 대신에 열계 내부 클럭 신호 CLKD를 인가한다. 클럭 사이클 ＃1에 있어서 액티브 커맨드를 인가하면, 열계 클럭 활성화 신호 ENA가 이 클럭 사이클 ＃1에서 활성 상태로 되어, 클럭 사이클 ＃2에서부터 열계 내부 클럭 신호 CLKD가 발생된다.

클럭 사이클 ＃3에 있어서 판독 커맨드를 인가하면, 유효 데이터가 클럭 사이클 ＃4에서부터 출력된다. 클럭 사이클 ＃4에 있어서, 외부 마스크 지시 신호 extDQM을 활성 상태로 설정하면, 2 클럭 사이클 뒤인 클럭 사이클 ＃6에 있어서의 데이터 판독에 대하여 마스킹이 된다. 따라서, 데이터 "2"의 판독이 실행되지 않는다. 4개의 데이터를 판독한 후, 클럭 사이클 ＃8에 있어서 다시 외부 마스크 지시 신호 extDQM을 H 레벨로 설정한다. 이 클럭 사이클 ＃8에 있어서, 열 선택 및 데이터 입출력에 관련되는 열계 회로의 동작이 모두 완료되기 때문에, 클럭 활성화 신호 ENA가 비활성 상태로 구동된다. 따라서, 이 클럭 사이클 ＃8에 있어서 열계 내부 클럭 신호 CLKD가 H 레벨로 상승하고, 신호 DQMO 및 DQM1이 H 레벨로 되면, 이후의 클럭 사이클에 있어서 열계 내부 클럭 신호 CLKD는 L 레벨을 유지하여, 시프트 회로(15a, 15c)가 래치 상태로 되고, 이 신호 DQMO 및 DQM1이 H 레벨을 유지하여 내부 마스크 지시 신호 DQMOT는 L 레벨을 유지한다.

클럭 사이클 ＃10에 있어서 다시 액티브 커맨드를 인가하여 열계 클럭 활성화 신호 ENA를 활성 상태로 하고, 클럭 사이클 ＃11에 있어서 판독 커맨드를 인가한다. 이 클럭 사이클 ＃10에 있어서, 아직 열계 내부 클럭 신호 CLKD는 발생되어 있지 않기 때문에 L 레벨이다. 이 상태에 있어서는, 신호 DQMO 및 DQM1은 H 레벨을 유지하고, 또한 내부 마스크 지시 신호 DQMOT도 L 레벨을 유지하고 있다.

클럭 사이클 ＃11에 있어서 열계 내부 클럭 신호 CLKD가 발생되면, 신호 DQMO가 L 레벨로 하강하고, 이어서 이 열계 내부 클럭 신호 CLKD의 하강에 응답하여 신호 DQM1이 L 레벨로 하강한다. 한편, 열계 내부 클럭 신호 CLKD가 발생되어 H 레벨로 되면, 도 17a에 도시하는 시프트 회로(15c)가 H 레벨의 신호인 신호 DQM1을 취입하기 때문에, 내부 마스크 지시 신호 DQMOT가 H 레벨로 되어, 클럭 사이클 ＃12에 있어서 이 내부 마스크 지시 신호 DQMOT가 L 레벨로 저하한다. 따라서, 클럭 사이클 ＃11에 있어서 데이터 출력 활성화 신호 OEM이 H 레벨로 활성화되더라도 출력 허가 신호 OEMD는 L 레벨을 유지하고, 클럭 사이클 ＃12에서야 비로소 출력 허가 신호 OEMD가 H 레벨로 된다. 따라서, 클럭 사이클 ＃11에 있어서 판독 커맨드를 인가하여 CAS 레이턴시 1로 데이터의 판독을 실행하더라도, 마스킹할 계획이 없었는데도 불구하고 최초의 데이터에 대해 마스킹이 되어 최초 데이터("0")를 제외한 나머지 모든 데이터의 판독이 클럭 사이클 ＃13에서부터 행해진다.

동기형 반도체 기억 장치의 CAS 레이턴시는 사용자가 설정할 수 있어서 사용하는 시스템에 따라 적당한 값으로 설정된다. 또한, 판독 커맨드도 표준 DRAM에 있어서의 RAS-CAS 지연 시간이 만족되면, 적당한 타이밍으로 인가할 수 있다. 마스크 지시 신호가 활성 상태로 되어 판독 데이터에 마스킹하는 타이밍은 사용자가 그 처리 내용에 따라 적당한 타이밍으로 설정하기 때문에, 미리 예측할 수가 없다. 이들의 조건을 만족시키기 위하여, 이 마스크 제어 회로는 열계 내부 클럭 신호 CLKD의 발생 정지시에 그 동작을 정지시킬 수 없어서, 이 마스크 제어 회로의 시프트 동작은 항상 실행할 필요가 있으며, 도 17a에 도시하는 바와 같이 내부 클럭 신호 CLK가 마스크 제어 회로로 인가된다. 그러나, 이 판독 데이터에 대하여 마스킹하는 동작은 데이터 입출력에 관련된 부분의 회로에만 영향을 미친다. 따라서, 이 마스크 제어 회로를 열계 클럭 신호에 따라 동작시켜서, 불필요한 때에 그 동작을 정지시킬 수 있으면, 소비 전류를 대폭 저감할 수 있다.

여기서, 데이터 판독 완료후에 있어서 외부의 마스크 지시 신호 extDQM을 활성 상태로 하고 있는 것은, 임의의 어떤 처리 시스템에 있어서 필요한 데이터를 판독할 때에만 외부의 마스크 지시 신호 extDQM을 비활성 상태로 하고, 그 이외에는 이 외부 마스크 지시 신호 extDQM을 모두 활성 상태로 하도록 이 마스크 지시 신호 extDQM을 제어하는 것을 고려할 수 있기 때문이다. 즉, 필요한 데이터 판독시에서만 외부 마스크 지시 신호 extDQM을 비활성 상태로 하고, 데이터 판독이 불필요한 때에는 외부 마스크 지시 신호 extDQM을 활성 상태로 하여 데이터 판독 동작을 금지한다. 이러한 제어 신호를 이용한 경우, 분명히 이 열계 내부 클럭 신호 CLKD의 발생이 정지되어 있는 동안 외부의 마스크 지시 신호 extDQM이 H 레벨의 활성 상태로 유지되게 되므로, 도 18에 도시하는 동작이 발생되어 정확한 데이터의 판독을 실행할 수 없게 된다.

또한, 일반적으로 시프트 회로를 이용하는 경우, 이 시프트 동작이 필요할 때에만 클럭 신호를 인가하여 시프트 회로를 동작시킴으로써, 이 시프트 회로에 있어서의 소비 전력을 저감할 수 있다. 그러나, 이러한 시프트 회로에 있어서도 그 출력 신호에 대한 연산이 행해지든지, 또는 그 출력 신호에 따라 미리 정해진 제어가 행해지는 경우, 클럭 신호 정지시에 있어서 그 내부 상태가 클럭 정지시의 상태로 유지되면, 시프트 동작이 필요하게 되어, 클럭 신호가 인가된 경우에, 정지시의 래치된 신호가 출력되기 때문에, 정확한 출력 신호를 생성할 수 없게 된다고 하는 문제가 발생한다.

그러므로, 본 발명의 목적은 클럭 신호를 정지시키더라도 정확한 출력 신호를 클럭 신호 재인가시에 출력할 수 있는 클럭 시프트 회로를 제공하는 것이다.

본 발명의 다른 목적은 소비 전력 저감을 위하여 클럭 신호 인가가 필요할 때에만 실행하도록 구성하더라도 정확하게 동작하는 클럭 시프트 회로 장치를 제공하는 것이다.

본 발명의 또다른 목적은 출력 데이터에 마스킹을 행하는 회로 부분의 소비 전류를 저감할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

본 발명의 또다른 목적은 필요할 때에만 동작시키더라도 오동작하는 일이 없는 출력 데이터 마스크 제어 회로를 구비하는 동기형 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 동기형 반도체 기억 장치의 전체 구성을 개략적으로 도시한 도면,

도 2는 도 1에 도시한 커맨드 디코더 및 행계 제어 회로의 구성을 개략적으로 도시한 도면,

도 3은 도 2에 도시한 회로의 동작을 나타내는 타이밍차트,

도 4a는 도 1에 도시한 클럭 제어 회로의 구성을 도시하는 도면,

도 4b는 도 1에 도시한 클럭 제어 회로의 동작을 나타내는 타이밍차트,

도 5a는 도 1에 도시한 클럭 발생 회로의 구성의 일례를 나타내는 도면,

도 5b는 도 1에 도시한 클럭 발생 회로의 동작을 나타내는 타이밍차트,

도 6은 도 1에 도시한 마스크 제어 회로의 구성을 개략적으로 도시한 도면,

도 7은 도 1에 도시한 마스크 제어 회로의 구체적 구성의 일례를 도시한 도면,

도 8은 도 1에 도시한 입출력 제어 회로에 포함되는 출력 제어 회로의 구성의 일례를 도시한 도면,

도 9는 도 1에 도시한 입출력 회로에 포함되는 출력 버퍼의 구성을 개략적으로 도시한 도면,

도 10은 도 1에 도시한 동기형 반도체 기억 장치의 동작을 나타내는 타이밍차트,

도 11a는 본 발명의 실시예 2에 따른 클럭 시프트 회로를 이용한 시스템 회로 장치의 구성을 개략적으로 나타내는 도면,

도 11b는 본 발명의 실시예 2에 따른 클럭 시프트 회로를 이용한 시스템 회로 장치의 동작을 나타내는 타이밍차트,

도 12는 도 11a에 도시한 회로 장치의 동작 형태를 설명하기 위한 도면,

도 13은 종래의 동기형 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면,

도 14는 도 13에 도시한 동기형 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면,

도 15는 종래의 동기형 반도체 기억 장치의 데이터 판독시의 동작을 나타내는 타이밍차트,

도 16a는 도 1 및 도 13에 도시한 DQM 버퍼의 구성의 일례를 나타내는 도면,

도 16b는 도 1 및 도 13에 도시한 DQM 버퍼의 동작을 나타내는 타이밍차트,

도 17a는 도 13에 도시한 마스크 제어 회로의 구성의 일례를 나타내는 도면,

도 17b는 도 13에 도시한 마스크 제어 회로의 동작을 나타내는 타이밍차트,

도 18은 종래의 동기형 반도체 기억 장치의 문제점을 설명하기 위한 도면.

도면의 주요 부분에 대한 부호의 설명

1 : 메모리 셀 어레이 2 : 어드레스 버퍼

3 : 행 선택 회로 4 : 열 선택 회로

5 : 센스 앰프+IO 게이트 블럭 6 : 입출력 회로

6a : 프리앰프 6b : 출력 버퍼

8 : 커맨드 디코더 9 : 행계 제어 회로

9a : 세트/리세트 플립플롭 10 : 열계 제어 회로

11 : 입출력 제어 회로 11a : 판독 제어 회로

11b : 레이턴시 시프터 11c : 출력 제어 회로

12 : 클럭 입력 버퍼 13 : 클럭 발생 회로

14 : DQM 버퍼 20 : 클럭 제어 회로

25 : 마스크 제어 회로 25a, 25b, 25c : 시프트 회로

25d : 리세트 수단 50 : 클럭 제어기

52 : 클럭 발생기 54a, 54b, 54c, 54d : 시프터

56a, 56b, 56c, 56d : 가산기 57 : 제산기

58 : 판정기

제 1 발명에 관한 동기형 반도체 기억 장치는, 데이터 판독 지시에 응답하여 선택 메모리 셀의 데이터를 내부 클럭 신호에 동기하여 판독해서 장치 외부로 출력하는 판독/출력 수단과, 이 판독/출력 수단의 데이터 출력에 대하여 마스킹하는 마스크 지시를 수신하여, 내부 클럭 신호에 동기하여 시프트 동작을 통해 내부 마스크 지시를 발생시키는 내부 마스크 발생 수단과, 클럭 활성화 신호에 응답하여 클럭 신호에 동기한 내부 클럭 신호를 발생하여 판독/출력 수단 및 내부 마스크 발생 수단으로 인가하는 내부 클럭 발생 수단과, 내부 마스크 지시의 활성화에 응답하여 판독/출력 수단으로부터 장치 외부로의 데이터 출력을 정지시키는 마스크 수단과, 클럭 활성화 신호의 비활성화에 응답하여 내부 마스크 발생 수단을 리세트하는 리세트 수단을 구비한다.

제 2 발명에 관한 동기형 반도체 기억 장치는, 클럭 활성화 신호의 활성화에 응답하여 클럭 신호에 동기한 내부 클럭 신호를 발생하는 클럭 발생 수단과, 클럭 신호에 동기하여 인가되는 데이터 판독 지시에 응답하여 출력 허가 신호를 소정 기간 활성 상태로 구동하는 판독 활성화 수단과, 출력 허가 신호의 활성화시 클럭 신호에 동기하여 인가된 내부 판독 데이터를 장치 외부로 출력하는 출력 수단과, 이 출력 수단으로부터의 데이터 출력에 대하여 마스킹을 하는 마스크 지시를 수신하여, 내부 클럭 신호에 동기하여 내부 마스크 지시를 발생하는 내부 마스크 발생 수단과, 이 내부 마스크 지시의 활성화에 응답하여 출력 허가 신호를 비활성화하는 수단과, 클럭 활성화 신호의 비활성화에 응답하여 내부 마스크 발생 수단을 그 출력이 비활성 상태로 되는 초기 상태로 리세트하는 리세트 수단을 구비한다.

제 3 발명에 관한 클럭 시프트 수단은, 클럭 활성화 신호의 활성화시 발생되는 클럭 신호에 동기하여 시프트 동작을 행하는 것으로, 이 클럭 신호에 동기하여 인가된 신호를 취입하고 시프트하여 출력하는 시프트 수단과, 클럭 활성화 신호의 비활성화에 응답하여 시프트 수단을 초기 상태로 리세트하는 리세트 수단을 구비한다.

내부 클럭 신호가 인가되었을 때에 시프트 동작을 실행하는 내부 마스크 발생 수단 또는 시프트 수단을, 거기에 인가되는 클럭 신호의 비발생시에 리세트하도록 구성하고 있기 때문에, 클럭 신호 인가시에 있어서 내부 마스크 발생 수단 또는 시프트 수단의 내부 상태는 초기 상태에 있고, 클럭 신호 재인가시 인가된 데이터를 취입하여 소망하는 타이밍에서 필요한 데이터를 정확히 출력할 수 있어, 오동작을 방지할 수 있다. 또한, 이들 회로를 필요한 때에만 동작시킬 수 있어 이 회로 부분의 소비 전류를 저감할 수 있다.

발명의 실시예

(실시예 1)

도 1은 본 발명의 실시예 1에 따른 동기형 반도체 기억 장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 1에 있어서, 본 발명의 실시예 1에 따른 동기형 반도체 기억 장치는 종래와 마찬가지로 메모리 셀 어레이(1), 어드레스 버퍼(2), 행 선택 회로(3), 열 선택 회로(4), 센스 앰프+IO 게이트 블럭(5), 입출력 회로(6), 입력 버퍼 회로(7), 커맨드 디코더(8), 행계 제어 회로(9), 열계 제어 회로(10) 및 입출력 제어 회로(11)를 포함한다. 이들 회로의 구성은 종래와 마찬가지이며, 커맨드 디코더(8)는 클럭 신호 CLK의 상승 에지에 있어서 입력 버퍼 회로(7)를 거쳐 인가되는 제어 신호 RAS(/RAS), CAS(/CAS) 및 WE(/WE)의 상태에 따라서 동작 모드 지시 신호를 발생한다. 이 커맨드 디코더(8)로부터의 동작 모드 지시 신호에 따라 행계 제어 회로(9), 열계 제어 회로(10) 및 입출력 제어 회로(11)가 지시된 동작을 실현하는 데 필요한 제어 신호를 생성한다. 행계 제어 회로(9)는 클럭 입력 버퍼(12)로부터의 내부 클럭 신호 CLK에 따라 동작하는 한편, 열계 제어 회로(10) 및 입출력 제어 회로(11)는 클럭 발생 회로(13)로부터의 열계 내부 클럭 신호 CLKD에 따라 동작한다.

클럭 발생 회로(13)는 클럭 제어 회로(20)로부터의 열계 클럭 활성화 신호 ENA의 활성화시 클럭 입력 버퍼(12)로부터 인가되는 내부 클럭 신호 CLK에 따라 열계 내부 클럭 신호 CLKD를 생성한다. 클럭 제어 회로(20)는 행계 제어 회로(9)로부터의 어레이 활성화 신호 ACT와 입출력 제어 회로(11)로부터의 데이터 출력 활성화 신호 OEM의 활성화시에 열계 클럭 활성화 신호 ENA를 활성 상태로 구동한다. 입출력 제어 회로(11)는 행계 제어 회로(9)가 프리차지 커맨드에 의해 메모리 셀 어레이(1)를 비활성 상태로 구동하는 경우에 있어서도, CAS 레이턴시에 따라서 데이터의 출력을 실행한다. 이 어레이 비활성시에 있어서도, 나머지의 버스트 길이 데이터를 확실히 출력하기 위하여 클럭 제어 회로(20)에 데이터 출력 활성화 신호 OEM이 인가된다.

본 발명의 특징으로서, DQM 버퍼(14)로부터의 마스크 지시 신호 DQMIN으로부터 내부 마스크 지시 신호 DQMOT를 생성하는 마스크 제어 회로(25)는 클럭 제어 회로(20)로부터의 열계 클럭 활성화 신호 ENA의 활성화시에만 마스크 지시 신호 DQMI N에 따라 내부 마스크 지시 신호 DQMOT를 생성한다. 열계 클럭 활성화 신호 ENA의 비활성화시 마스크 제어 회로(25)는 그 내부 노드가 모두 초기 상태로 리세트되고, 이에 따라 내부 마스크 지시 신호 DQMOT도 비활성 상태로 유지된다. 이에 따라 열계 내부 클럭 신호 CLKD가 다시 인가되는 경우에 있어서도, 마스크 제어 회로(25)는 그 초기 상태로부터 동작을 개시하여, 마스크 지시 신호 DQMIN에 따라 내부 마스크 지시 신호 DQMOT를 정확히 생성할 수 있어, 판독 데이터에 대한 잘못된 마스킹을 방지할 수 있다.

도 2는 도 1에 도시한 커맨드 디코더(8) 및 행계 제어 회로(9)의 구성을 개략적으로 도시하는 도면이다. 도 2에 있어서, 커맨드 디코더(8)는 액티브 커맨드가 인가된 것을 검출하기 위한 액티브 커맨드 디코더(8b)와, 프리차지 커맨드가 인가된 것을 검출하기 위한 프리차지 커맨드 디코더(8c)를 포함한다. 액티브 커맨드 디코더(8b)는 로우 어드레스 스트로브 신호 /RAS가 L 레벨에 있고, 또한 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /WE가 H 레벨일 때 어레이 활성화 지시 신호 φa를 활성 상태로 구동한다. 프리차지 커맨드 디코더(8c)는 로우 어드레스 스트로브 신호 /RAS 및 기입 인에이블 신호 /WE가 모두 L 레벨에 있고, 또한 컬럼 어드레스 스트로브 신호 /CAS가 H 레벨일 때 프리차지 지시 신호 φp를 활성 상태로 구동한다.

행계 제어 회로(9)는 이 어레이 활성화 지시 신호 φa의 활성화에 응답하여 세트되고, 프리차지 지시 신호 φp의 활성화에 응답하여 리세트되는 세트/리세트 플립플롭(9a)을 포함한다. 이 세트/리세트 플립플롭(9a)으로부터 행 선택 동작을 활성화하는 어레이 활성화 신호 ACT가 출력된다.

즉, 도 3에 도시하는 바와 같이 클럭 사이클 ＃a에 있어서, 로우 어드레스 스트로브 신호 /RAS를 L 레벨로 설정하고, 또한 컬럼 어드레스 스트로브 신호 /CAS 및 기입 인에이블 신호 /WE를 H 레벨로 설정하여 액티브 커맨드를 인가하면, 액티브 커맨드 디코더(8b)로부터의 어레이 활성화 지시 신호 φa가 소정 기간 H 레벨의 활성 상태로 되고, 세트/리세트 플립플롭(9a)이 세트되어, 어레이 활성화 신호 ACT가 H 레벨의 활성 상태로 된다. 이 어레이 활성화 신호 ACT는 표준 DRAM에 있어서의 내부 로우 어드레스 스트로브 신호에 대응하여, 이 어레이 활성화 신호 ACT의 활성화에 따라 어드레스 버퍼(2)가 인가된 어드레스를 래치해서 내부 로우 어드레스 스트로브 신호 X를 생성하고, 이어서 행 선택 회로(3)가 행 선택 동작을 실행한 다음 센스 앰프가 센스 동작을 실행한다. 또한, 이 어레이 활성화 신호 ACT에 따라서 메모리 셀 어레이(1)에 있어서의 비트선의 프리차지/이퀄라이즈 동작이 정지된다.

클럭 사이클 ＃b에 있어서, 로우 어드레스 스트로브 신호 /RAS 및 기입 인에이블 신호 /WE를 L 레벨로 설정하고, 컬럼 어드레스 스트로브 신호 /CAS를 H 레벨로 설정하면, 프리차지 커맨드가 인가되어 프리차지 커맨드 디코더(8c)로부터의 프리차지 지시 신호 φp가 소정 기간 H 레벨의 활성 상태로 된다. 이에 따라, 세트/리세트 플립플롭(9a)이 리세트되어 어레이 활성화 신호 ACT가 L 레벨의 비활성 상태로 된다. 이 어레이 활성화 신호 ACT의 비활성화에 응답하여, 행 선택 회로(3) 및 센스 앰프가 비활성 상태로 구동되고, 또한 도시하지 않은 비트선 프리차지/이퀄라이즈 회로가 활성화되어 메모리 셀 어레이(1)의 각 열의 소정 전위 레벨로의 프리차지가 실행된다.

도 4a는 도 1에 도시한 클럭 제어 회로(20)의 구성의 일례를 도시한 도면이다. 도 4a에 있어서, 클럭 제어 회로(20)는 어레이 활성화 신호 ACT와 데이터 출력 활성화 신호 OEM을 수신하는 OR 회로(20a)와, 내부 클럭 신호 /CLK가 H 레벨일 때 도통하여 OR 회로(20a)의 출력 신호를 통과시키는 n 채널 MOS 트랜지스터로 구성되는 전송 게이트(20b)와, 전송 게이트(20b)로부터의 신호를 반전하는 인버터(20c)와, 인버터(20c)의 출력 신호를 반전하여 열계 클럭 활성화 신호 ENA를 출력하는 인버터(20d)와, 인버터(20c)의 출력 신호를 반전하여 인버터(20c)의 입력부에 전달하는 인버터(20e)를 포함한다. 인버터(20c, 20e)는 인버터 래치를 구성한다. 전송 게이트(20b) 및 인버터(20c, 20d, 20e)는 OR 회로(20a)의 출력 신호를 내부 클럭 신호 CLK의 반(半)사이클 기간 동안 지연하여 열계 클럭 활성화 신호 ENA를 출력한다. 다음에, 이 도 4a에 도시하는 클럭 제어 회로(20)의 동작을 도 4b에 도시하는 타이밍차트를 참조하여 설명한다. 여기서, 도 4b에 있어서는, CAS 레이턴시가 2이고, 버스트 길이가 4인 경우의 데이터 판독시의 동작 파형이 도시된다.

클럭 사이클 ＃1에 있어서 액티브 커맨드가 인가되어 어레이 활성화 지시 신호 φa가 소정 기간 H 레벨로 되고, 이에 따라 어레이 활성화 신호 ACT가 H 레벨로 된다. 전송 게이트(20b)가 이 클럭 사이클 ＃1에 있어서의 내부 클럭 신호 CLK의 하강에 동기하여 도통해 OR 회로(20a)의 출력 신호를 통과시킨다. 따라서 이 클럭 사이클 ＃1에 있어서, 내부 클럭 신호 CLK의 하강에 동기하여 열계 클럭 활성화 신호 ENA가 H 레벨의 활성 상태로 된다.

클럭 사이클 ＃2에 있어서 판독 커맨드가 인가되어 데이터 판독 동작 지시 신호 φr이 소정 기간 H 레벨로 된다. 이 판독 커맨드에 따라 내부에서 도 1에 도시하는 열 선택 회로(4)에 의한 열 선택 동작이 개시된다. 한편, CAS 레이턴시가 2이기 때문에, 다음 클럭 사이클 ＃3에 있어서 데이터 출력 활성화 신호 OEM이 H 레벨의 활성 상태로 된다. 이 데이터 출력 활성화 신호 OEM은 버스트 길이 기간 동안, 즉 4 클럭 사이클 기간 동안 H 레벨을 유지한다.

클럭 사이클 ＃2에 있어서 선택 열상의 메모리 셀 데이터가 입출력 회로(도 1 참조)로 전달된다. 클럭 사이클 ＃3에 있어서 데이터 출력 활성화 신호 OEM이 H 레벨의 활성 상태로 되어 출력 회로가 인에이블되고, 열 선택 회로에 의해 선택된 데이터가 출력 데이터 Q0으로서 출력된다. 클럭 사이클 ＃3, ＃4 및 ＃5에 있어서 각각 열 선택 동작이 행해져서 선택 메모리 셀의 데이터의 출력 버퍼로의 전송이 실행된다. 이 열 선택 동작은 클럭 사이클 ＃6에서 완료된다.

이 클럭 사이클 ＃6에 있어서 프리차지 커맨드를 인가하여 프리차지 지시 신호 φp가 소정 기간 H 레벨로 되면, 어레이 활성화 신호 ACT가 L 레벨의 비활성 상태로 된다. 이 어레이 활성화 신호 ACT가 클럭 사이클 ＃6에 있어서 비활성 상태로 구동되더라도 열 선택 회로에 의한 열 선택 동작은 완료되어 있으므로, 이 클럭 사이클 ＃6에 있어서는 버스트 길이 데이터 중 최후 데이터의 출력 버퍼로의 전송이 실행된다. 따라서, 버스트 데이터가 모두 정확히 판독된다.

데이터 출력 활성화 신호 OEM은 버스트 길이 기간 동안 H 레벨을 유지하기 때문에, 클럭 사이클 ＃7에 있어서 L 레벨로 하강한다. 전송 게이트(20b)는 이 클럭 사이클 ＃7의 내부 클럭 신호 CLK의 하강에 동기하여 도통해서 OR 회로(20a)로부터의 L 레벨의 신호를 통과시킨다. 이에 따라, 열계 클럭 활성화 신호 ENA가 클럭 사이클 ＃7에 있어서 L 레벨의 비활성 상태로 되어 열계 클럭 신호의 입출력 제어 회로(11) 및 열계 제어 회로(10)로의 전달이 정지되므로, 이들 회로의 동작이 정지된다.

상술한 바와 같이, 어레이 활성화 신호 ACT와 데이터 출력 활성화 신호 OEM 양 신호에 따라 열계 클럭 활성화 신호 ENA를 생성함으로써, 열계 회로가 동작할 가능성이 있는 기간 동안 열계 클럭 신호를 이들 열계 회로 제어부로 확실히 인가하여 메모리 셀의 선택 및 선택 메모리 셀 데이터의 전송 및 출력을 실행할 수 있다.

여기서, 열계 클럭 활성화 신호 ENA의 발생을 위해 내부 클럭 신호 CLK의 반전 신호를 이용하고 있는 것은, 최종 버스트 길이 데이터가 클럭 사이클 ＃7에 있어서 출력된 경우, 확실히 이 클럭 사이클 ＃7에 있어서 데이터 출력이 완료된 시점에서 열계 클럭의 전달을 정지하기 위함이다. 액티브 커맨드가 인가된 클럭 사이클 ＃1에 있어서 이 내부 클럭 신호 CLK의 하강에 동기하여 열계 클럭 활성화 신호 ENA를 활성화하더라도, 이 클럭 사이클 ＃1에서는 열계 회로는 동작하지 않고 행계 회로만이 동작하기 때문에, 다음 클럭 사이클 ＃2부터의 열계 회로 동작에 대비하여 열계 클럭 신호를 인가할 수 있으므로, 내부 클럭 신호 CLK가 불완전한 형태로 전달되어 열계 클럭 신호가 생성되는 것을 방지할 수 있다.

도 5a는 도 1에 도시한 클럭 발생 회로(13) 구성의 일례를 도시한 도면이다. 도 5a에 있어서 클럭 발생 회로(13)는 열계 클럭 활성화 신호 ENA와 내부 클럭 신호 CLK를 수신하는 NAND 회로(13a)와, NAND 회로(13a)의 출력 신호를 수신하여 열계 내부 클럭 신호 CLKD를 출력하는 인버터(13b)와, 인버터(13b)의 출력 신호를 수신하여 상보(complementary) 열계 내부 클럭 신호 /CLKD를 출력하는 인버터(13c)를 포함한다. 다음에, 이 도 5a에 도시한 클럭 발생 회로(13)의 동작을 도 5b에 도시한 타이밍차트를 참조하여 설명한다.

열계 클럭 활성화 신호 ENA가 L 레벨일 때 NAND 회로(13a)의 출력 신호는 L 레벨로 고정되어 있고, 열계 내부 클럭 신호 CLKD가 L 레벨, 상보 열계 내부 클럭 신호 /CLKD가 H 레벨로 고정된다.

열계 클럭 활성화 신호 ENA가 H 레벨로 되면, NAND 회로(13a)가 인버터로서 동작하여 내부 클럭 신호 CLK에 따라 열계 내부 클럭 신호 CLKD 및 /CLKD가 생성된다. 이 도 5a에 도시하는 클럭 발생 회로의 구성에 있어서, 열계 클럭 활성화 신호 ENA는 내부 클럭 신호 CLK의 하강에 동기하여 활성/비활성화된다. 따라서, 열계 내부 클럭 신호 CLKD 및 /CLKD는 이 열계 클럭 활성화 신호 ENA가 활성 상태로 된 다음 클럭 사이클에서부터 발생되고, 또한 열계 클럭 활성화 신호 ENA가 비활성화되면 그 클럭 사이클에 있어서는 열계 클럭 신호 CLKD 및 /CLKD가 발생되고, 다음 클럭 사이클부터의 열계 클럭 신호 CLKD 및 /CLKD의 발생이 정지된다.

도 6은 도 1에 도시한 마스크 제어 회로(25)의 구성을 개략적으로 도시한 도면이다. 도 6에 있어서, 이 마스크 제어 회로(25)는 3단의 종속 접속되는 시프트 회로(25a, 25b, 25c)를 포함한다. 이들 시프트 회로(25a∼25c)에는 열계 내부 클럭 신호 CLKD가 인가된다. 시프트 회로(25a)는 열계 내부 클럭 신호 CLKD에 따라 마스크 지시 신호 DQMIN을 취입하고, 시프트하여 출력한다. 시프트 회로(25b)는 상보 열계 내부 클럭 신호 /CLKD에 따라 시프트 회로(25a)의 출력 신호를 취입하고, 또한 래치한다. 시프트 회로(25c)는 열계 내부 클럭 신호 CLKD에 따라 시프트 회로(25b)의 출력 신호를 취입하고 래치하여 내부 마스크 지시 신호 DQMOT를 출력한다. 이들 시프트 회로(25a∼25c)는 각각 인가된 열계 내부 클럭 신호가 H 레벨일 때 스루 상태(through state)로 되어 인가된 신호를 취입, 출력하고, 또한 인가된 열계 내부 클럭 신호가 L 레벨일 때 래치 상태로 되어 그 취입한 신호를 유지하는 상태로 된다.

또한 마스크 제어 회로(25)는, 열계 클럭 활성화 신호 ENA의 비활성화에 응답하여 이들 시프트 회로(25a∼25c)의 출력을 비활성 상태의 초기 상태로 리세트하는 리세트 수단(25d)을 포함한다. 이 리세트 수단(25d)의 구체적인 구성은 이후에 설명하겠지만, 열계 클럭 활성화 신호 ENA가 비활성화되면 시프트 회로(25a∼25c)의 내부 노드를 모두 초기 상태로 설정하는 구성을 이용하는 것이 바람직하다. 마스크 지시 신호 DQMIN이 열계 내부 클럭 신호 CLKD의 정지전에 활성 상태로 되더라도, 열계 내부 클럭 신호 CLKD의 발생이 정지되면 열계 내부 클럭 활성화 신호 ENA가 비활성 상태로 되어, 리세트 수단(25d)에 의해 이들 시프트 회로(20a∼20c)의 내부 노드가 초기 상태로 리세트되고, 따라서 이 활성 상태로 된 마스크 지시 신호 DQMIN은 무효화된다. 따라서 이들 시프트 회로(25a∼25c)의 시프트 동작 재개시에 있어서 초기 상태로부터 시프트 동작을 확실히 실행할 수 있다.

도 7은 도 1 및 도 6에 도시한 마스크 제어 회로(25)의 구체적인 구성의 일례를 도시한 도면이다. 도 7에 있어서, 마스크 제어 회로(25)는 3단의 시프트단(25a, 25b, 25c)을 포함한다. 이들 시프트 회로(25a, 25b, 25c)는 각각 도 6에 도시하는 리세트 수단을 내부에 구비한다. 시프트 회로(25a)는 마스크 지시 신호 DQMIN과 열계 내부 클럭 신호 CLKD를 수신하는 NAND 회로(25aa)와, 열계 내부 클럭 신호 CLKD와 인버터(25e)를 거쳐 인가되는 마스크 지시 신호 DQMIN을 수신하는 NAND 회로(25ab)와, NAND 회로(25aa)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(25ac)와, NAND 회로(25ab)의 출력 신호와 NAND 회로(25ac)의 출력 신호와 열계 클럭 활성화 신호 ENA를 수신하는 3 입력 NAND 회로(25ad)를 포함한다. NAND 회로(25ac)는 그 다른쪽 입력에서 NAND 회로(25ad)의 출력 신호를 수신한다.

시프트 회로(25b)는 NAND 회로(25ac)의 출력 신호와 상보 열계 내부 클럭 신호 /CLKD를 수신하는 NAND 회로(25ba)와 상보 열계 내부 클럭 신호 /CLKD와 NAND 회로(25ad)의 출력 신호를 수신하는 NAND 회로(25bb)와, NAND 회로(25ba)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(25bc)와, NAND 회로(25bb)의 출력 신호와 NAND 회로(25bc)의 출력 신호와 열계 내부 클럭 활성화 신호 ENA를 수신하는 3 입력 NAND 회로(25bd)를 포함한다. NAND 회로(25bd)의 출력 신호는 NAND 회로(25bc)의 다른쪽 입력에 인가된다.

시프트 회로(25c)는 열계 내부 클럭 신호 CLKD와 NAND 회로(25bc)의 출력 신호 DQM1을 수신하는 NAND 회로(25ca)와, 열계 내부 클럭 신호 CLKD와 NAND 회로(25bd)의 출력 신호를 수신하는 NAND 회로(25cb)와, NAND 회로(25ca)의 출력 신호를 한쪽 입력에서 수신하는 NAND 회로(25cc)와, NAND 회로(25cb)의 출력 신호와 NAND 회로(25cc)의 출력 신호와 열계 클럭 활성화 신호 ENA를 수신하는 NAND 회로(25cd)를 포함한다. NAND 회로(25cd)의 출력 신호는 NAND 회로(25cc)의 다른쪽 입력에 인가된다. NAND 회로(25cc)로부터 내부 마스크 지시 신호 DQMOT가 출력된다.

이 도 7에 도시하는 마스크 제어 회로(25)의 구성에 있어서, 3 입력 NAND 회로(25ad, 25bd, 25cd)가 리세트 수단으로서 기능한다. 즉, 열계 클럭 활성화 신호 ENA가 비활성 상태의 L 레벨일 때, 이들 NAND 회로(25ad, 25bd, 25cd)의 출력 신호가 H 레벨로 고정된다. 이 열계 클럭 활성화 신호 ENA가 L 레벨의 비활성 상태일 때, 열계 내부 클럭 신호 CLKD는 L 레벨로 고정되고, 상보 열계 내부 클럭 신호 /CLKD는 H 레벨로 고정된다. 따라서, NAND 회로(25aa)의 출력 신호가 H 레벨로 되고, 이것에 응답하여 NAND 회로(25ac)는 그 양쪽 입력에서 H 레벨의 신호를 수신하며, 그 출력 신호 DQMO를 L 레벨로 고정한다. 상보 열계 내부 클럭 신호 /CLKD가 H 레벨로 고정되고, NAND 회로(25ac)의 출력 신호는 L 레벨이며, NAND 회로(25ba)의 출력 신호가 H 레벨로 고정된다. 또한 NAND 회로(25bb)는 그 양쪽 입력에서 H 레벨의 신호를 수신하여 L 레벨의 신호를 출력한다. NAND 회로(25bd)는 비활성 상태의 열계 클럭 활성화 신호 ENA에 따라서 H 레벨의 신호를 출력한다. 따라서, NAND 회로(25bc)로부터의 출력 신호 DQM1은 L 레벨로 고정된다. NAND 회로(25ca)의 출력 신호가 H 레벨로 고정되고, NAND 회로(25cd)의 출력 신호가 H 레벨로 고정되기 때문에, 내부 마스크 지시 신호 DQMOT도 L 레벨로 고정된다. 따라서, 이 열계 클럭 활성화 신호 ENA가 L 레벨의 비활성 상태일 때, 신호 DQMO, DQM1 및 DQMOT는 모두 L 레벨로 고정된다. 이 상태는 열계 클럭 활성화 신호 ENA가 H 레벨의 활성 상태에 있고, 열계 내부 클럭 신호 CLKD 및 /CLKD가 발생될 때, 마스크 지시 신호 DQMIN이 L 레벨로 설정되는 상태에 대응하는 것이다.

열계 클럭 활성화 신호 ENA의 비활성화에 따라서, NAND 회로(25ad, 25bd, 25cd)에 의해 이들의 내부 상태를 모두 초기 상태로 설정할 수 있다. 따라서, 마스크 지시 신호 DQMIN이 H 레벨로 설정되어 시프트 회로(25a)에 기입된 후에 열계 클럭 신호 CLKD 및 /CLKD의 발생이 정지된 경우에 있어서도, 이 취입된 마스크 지시 신호는 NAND 회로(25ad)에 의해 리세트되어 초기 상태로 복귀한다. 따라서, 열계 내부 클럭 신호 CLKD의 재인가시에 있어서도, 초기 상태로부터 이 마스크 제어 회로(25)가 동작하여 마스크 제어 회로를 열계 내부 클럭 신호에 따라 동작시키되 필요할 때에만 동작시킴으로써, 오동작을 수반하는 일 없이 소비 전류를 저감할 수 있다.

도 8은 도 1에 도시한 입출력 제어 회로(11)에 포함되는 출력 제어 회로의 구성을 도시한 도면이다. 이 출력 제어 회로는, 도 14에 도시하는 종래의 회로 구성에 대응하는 것이다. 도 8에 있어서, 출력 제어 회로는 내부 마스크 지시 신호 DQMOT를 반전하는 인버터(11ca)와, 인버터(11ca)의 출력 신호와 데이터 출력 활성화 신호 OEM을 수신하는 NAND 회로(11cb)와, NAND 회로(11cb)의 출력 신호를 반전하여 출력 허가 신호 OEMD를 출력하는 인버터(11cc)를 포함한다. 이 도 8에 도시하는 출력 제어 회로의 구성에 있어서, 출력 허가 신호 OEMD는 내부 마스크 지시 신호 DQMOT가 L 레벨에 있고, 또한 데이터 출력 활성화 신호 OEM이 H 레벨일 때 H 레벨의 활성 상태로 되어 데이터 출력을 허가한다.

도 9는 도 1에 도시하는 입출력 회로(6)에 포함되는 출력 버퍼의 구성을 도시한 도면이다. 도 9에 나타내는 출력 버퍼는, 도 14에 있어서의 출력 버퍼(6b)에 대응하는 것이다. 도 9에 있어서, 출력 버퍼(6b)는 내부 판독 데이터 Qi를 수신하는 인버터(6ba)와, 내부 판독 데이터 Qi와 출력 허가 신호 OEMD를 수신하는 AND 회로(6bb)와, 출력 허가 신호 OEMD와 인버터(6ba)의 출력 신호를 수신하는 AND 회로(6bc)와, 전원 노드와 출력 노드 사이에 접속되고 그 게이트에서 AND 회로(6bb)의 출력 신호를 수신하는 n 채널 MOS 트랜지스터(6bd)와, 출력 노드(DQ)와 접지 노드 사이에 접속되고 그 게이트에서 AND 회로(6bc)의 출력 신호를 수신하는 n 채널 MOS 트랜지스터(6bb)를 포함한다.

출력 허가 신호 OEMD가 L 레벨일 때에는, AND 회로(6bb, 6bc)의 출력 신호는 L 레벨이고, MOS 트랜지스터(6bd, 6be)가 오프 상태로 되어 출력 노드 DQ는 하이 임피던스 상태로 된다. 한편, 이 출력 허가 신호 OEMD가 H 레벨로 되면, AND 회로(6bb, 6bc)가 버퍼로서 작용한다. 내부 판독 데이터 Qi가 H 레벨일 때에는, AND 회로(6bb)의 출력 신호가 H 레벨로 되고, 또한 AND 회로(6bc)의 출력 신호가 L 레벨로 되며, MCS 트랜지스터(6bd)가 온 상태로 되어, 데이터 출력 노드 DQ에는 H 레벨의 신호가 전달된다. 한편, 내부 판독 데이터 Qi가 L 레벨일 때에는 AND 회로(6bc)의 출력 신호가 H 레벨, AND 회로(6bb)의 출력 신호가 L 레벨로 되고, MOS 트랜지스터(6be)가 온 상태로 되며, 데이터 출력 노드 DQ는 접지 전위 레벨로 방전되어 L 레벨의 데이터가 출력된다.

이 데이터 판독시에 있어서 마스킹된 경우, 출력 허가 신호 OEMD가 L 레벨로 되고, MOS 트랜지스터(6bd, 6be)가 오프 상태로 되어, 이 출력 버퍼(6b)는 출력 하이 임피던스 상태로 된다. 다음에, 이 도 7 내지 도 9의 데이터 출력부의 동작을 도 10에 나타내는 타이밍차트를 참조하여 설명한다. 여기서, 도 10에 있어서는 CAS 레이턴시가 1이고, 버스트 길이가 4인 경우의 데이터 판독 동작 시퀀스가 그 일례로서 도시된다.

클럭 사이클 ＃1에 있어서 액티브 커맨드를 인가하면, 열계 클럭 활성화 신호 ENA가 클럭 사이클 ＃1에 있어서 H 레벨의 활성 상태로 되어, 열계 내부 클럭 신호 CLKD가 클럭 사이클 ＃2에서부터 발생된다. 이에 따라, 도 7에 도시하는 마스크 제어 회로(25)가 시프트 동작을 실행한다. 마스크 지시 신호 DQMIN은 마스크 제어 회로(25)로부터의 신호 DQMO, DQM1 및 DQMOT와 마찬가지로 모두 L 레벨에 있다.

클럭 사이클 ＃3에 있어서 판독 커맨드를 인가하면, 내부에서 열 선택 동작이 실행되어 클럭 사이클 ＃4 및 ＃5에 있어서 데이터가 판독된다. 클럭 사이클 ＃4에 있어서 외부 마스크 지시 신호 extDQM을 H 레벨의 활성 상태로 설정하면, 마스크 지시 신호 DQMIN이 소정 기간 H 레벨로 된다. 이에 따라 도 7에 도시하는 마스크 제어 회로(25)에 있어서, 초단의 시프트 회로(25a)가 이 H 레벨 마스크 지시 신호 DQMIN을 취입하여 신호 DQMO가 H 레벨로 된다. 이 클럭 사이클 ＃4에 있어서의 내부 클럭 신호 CLK의 하강에 응답하여, 시프트 회로(25b)가 신호 DQMO를 취입하여 그 출력 신호 DQM1이 H 레벨로 상승한다. 데이터 출력 활성화 신호 OEM은 CAS 레이턴시가 1이기 때문에, 이 판독 커맨드가 인가된 클럭 사이클 ＃3에 있어서 H 레벨로 상승한다.

이어서, 클럭 사이클 ＃5에 있어서, 열계 내부 클럭 신호 CLKD의 상승에 응답하여 시프트 회로(25c)가 신호 DQM1을 취입하고, 이에 따라 내부 마스크 지시 신호 DQMOT가 1 클럭 사이클 기간 동안 H 레벨로 된다. 이에 따라, 도 8에 도시하는 출력 제어 회로로부터의 출력 허가 신호 OEMD가 L 레벨로 하강하고, 도 9에 도시하는 출력 버퍼는 출력 하이 임피던스 상태로 되어 데이터의 출력이 금지된다.

이어서, 클럭 사이클 ＃6에 있어서 내부 마스크 지시 신호 DQMOT가 다시 L 레벨의 비활성 상태로 되어, 클럭 사이클 ＃7에 있어서 버스트 길이 데이터의 최후 데이터("3")가 판독된다.

클럭 사이클 ＃8에 있어서 프리차지 커맨드를 인가함으로써, 열계 클럭 활성화 신호 ENA가 L 레벨의 비활성 상태로 된다. 이 클럭 사이클 ＃8에 있어서 불필요한 데이터의 판독을 확실히 금지시키기 위해서, 외부 마스크 지시 신호 extDQM이 H 레벨의 활성 상태로 설정되면, 이에 따라 마스크 지시 신호 EQMIN이 H 레벨로 된다. 도 7에 도시하는 시프트 회로(25a)가 이 H 레벨의 마스크 지시 신호 DQMIN을 취입하여 신호 DOMO를 H 레벨로 구동한다. 그러나, 열계 클럭 활성화 신호 ENA가 L 레벨의 비활성 상태로 구동되어, 이들 시프트 회로(25a∼25c)(도 7참조)가 모두 리세트되고, 신호 DQMO가 다시 L 레벨로 되고, 이 H 레벨의 신호 DQMIN의 전달이 금지되어, 신호 DQMO, DQM1 및 DQMOT는 모두 L 레벨로 리세트된다. 열계 클럭 활성화 신호 ENA가 L 레벨의 비활성 상태로 되면, 열계 내부 클럭 신호 CLKD의 발생이 정지되어 이 마스크 제어 회로(25)는 그 기간 동안 시프트 동작이 정지된다.

클럭 사이클 ＃10에 있어서 다시 액티브 커맨드를 인가하여 어레이 활성화를 실행한다. 이어서, 클럭 사이클 ＃11에 있어서 판독 커맨드를 인가한다. 이 때, 도 7에 도시한 마스크 제어 회로(25)에 있어서는, 신호 DQMO, DQM1 및 DQMOT가 모두 L 레벨로 리세트되어 있으며, 이에 따라 클럭 사이클 ＃11에 있어서 데이터 출력 활성화 신호 OEM이 H 레벨의 활성 상태로 되면, 도 8에 도시한 출력 제어 회로로부터의 출력 허가 신호 OEMD가 따라서 활성 상태로 되고, 도 9에 도시하는 출력 버퍼(6b)가 인에이블되어 선택 메모리 셀 데이터의 판독이 실행된다. 따라서, 가령 열계 내부 클럭 신호 정지전에 외부의 마스크 지시 신호 extDQM을 활성 상태로 설정하더라도, 이 열계 내부 클럭 신호의 발생 정지시에 마스크 제어 회로(25)의 출력 신호가 모두 비활성 상태로 확실하게 리세트되고, 다시 판독 동작을 개시하는 경우에 있어서도 이 마스크 제어 회로(25)는 초기 상태로부터 동작을 개시하기 때문에, 정확한 데이터의 판독을 실행할 수 있다.

또, 여기서 열계 클럭 활성화 신호 ENA가 비활성 상태일 때 마스크 제어 회로(25)를 리세트하고 있다. 이것은, 데이터 판독이 불필요한 때에 외부 마스크 지시 신호 extDQM을 활성 상태로 하는 경우, 외부 마스크 지시 신호 extDQM이 이 열계 클럭 활성화 신호 ENA의 활성화시에 있어서도 활성 상태로 유지될 가능성이 있으므로, 이 마스크에 대하여 리세트되는 것을 방지하기 위함이다. 열계 내부 클럭 신호의 발생 정지시에 있어서는 데이터의 판독이 실행되지 않기 때문에, 특별히 마스킹할 필요는 없으며, 데이터 판독이 불필요할 때에 외부 마스크 지시 신호 extDQM을 활성 상태로 설정하는 시스템에 있어서도 열계 내부 클럭 신호 CLKD의 발생 정지시에는 데이터 출력 활성화 신호 OEM이 비활성 상태에 있고, 출력 버퍼는 출력 하이 임피던스 상태로 되어 있어서, 데이터 판독에 대해서는 내부에서 자동적으로 마스킹되어 있으므로, 특별한 문제는 발생하지 않는다.

이상과 같이, 본 발명의 실시예 1에 따르면, 동기형 반도체 기억 장치에 있어서 데이터 출력에 대하여 마스킹하기 위한 마스크 제어 회로를 열계 회로의 비 동작시에 초기 상태로 리세트하도록 구성하고 있기 때문에, 이 마스크 제어 회로는 열계 회로 동작 정지시에 동작을 정지시킬 수 있어 오동작을 수반하는 일 없이 소비 전류를 저감할 수 있다.

(실시예 2)

도 11a는 본 발명의 실시예 2에 따른 클럭 시프트 회로를 이용한 시스템의 구성을 개략적으로 도시한 도면이다. 도 11a에 있어서, 이 클럭 시프트 회로 장치는 클럭 제어기(50)로부터의 클럭 활성화 신호 CLKEN에 응답하여 활성화되고, 내부 클럭 신호 CLKa에 동기한 시프트 클럭 신호 CLKb를 발생하는 클럭 발생기(52)를 포함한다. 이 클럭 발생기(52)로부터의 시프트 클럭 CLKb에 따라서 4단의 종속 접속된 시프터(54a∼54d)가 데이터의 시프트 동작을 실행한다. 이들 시프터(54a∼54d)는 클럭 활성화 신호 CLKEN의 비활성화시에 초기 상태로 리세트된다. 시프터(54a∼54d) 각각에 대응하여 가산기(56a∼56d)가 마련된다. 가산기(56a)는 시프터(54a)의 출력 신호 a1과 입력 데이터 신호 a0을 가산한다. 가산기(56b)는 시프터(54b)의 출력 데이터 신호 a2와 가산기(56a)의 가산 결과 신호를 가산한다.

가산기(56c)는 시프터(54c)의 출력 데이터 신호 a3과 가산기(56b)의 출력 데이터 신호를 가산한다. 가산기(56d)는 시프터(54d)의 출력 데이터 신호 a4와 가산기(56c)의 가산 결과 신호를 가산한다. 가산기(56d)의 출력 신호는 제산기(57)로 인가된다. 이 제산기(57)는 가산기(56d)로부터의 가산 결과를 계수 "5"로 제산한다. 즉, 제산기(57)로부터 (a0+a1+a2+a3+a4)/5의 값을 나타내는 데이터가 출력된다. 판정기(58)는 이 제산기(57)로부터 인가된 제산 결과가 소정의 조건을 만족시키는지 여부를 판정하여 그 판정 결과를 나타내는 신호를 출력한다. 여기서, 판정기(58)는 이 제산기(57)로부터의 신호가 나타내는 제산치가 소정치보다 클 때(또는 작을 때), 이 데이터 a0을 출력하는 시스템에 이상이 있다고 판정하는 것으로 가정한다. 다음에, 이 도 11a에 도시하는 클럭 시프트 회로를 이용한 시스템의 동작에 대하여 도 11b에 도시한 타이밍차트를 참조하여 설명한다.

클럭 사이클 ＃0에 있어서, 클럭 활성화 신호 CLKEN은 L 레벨의 비활성 상태에 있고, 시프트용 클럭 신호 CLKb는 L 레벨로 고정된다. 이 상태에 있어서 입력 데이터 신호 a0의 값은「돈 케어(don't care)」이다. 클럭 사이클 ＃1에 있어서, 클럭 활성화 신호 CLKEN이 클럭 제어기(50)로부터 발생되고, 클럭 사이클 ＃2로부터 클럭 발생기(52)가 시프트 클럭 신호 CLKb를 발생한다. 이 시프트 클럭 신호 CLKb가 H 레벨일 때에 시프터(54a∼54b)가 래치 상태에 있고, 시프트 클럭 신호 CLKb가 L 레벨일 때에 시프터(54a∼54d)는 스루 상태로 되어 인가된 데이터를 취입하고 래치하여 출력하는 상태로 설정되는 것으로 가정한다.

클럭 사이클 ＃2에 있어서, 시프트용 클럭 신호 CLKb가 상승한 경우, 단순히 데이터 신호 a0이 인가될 뿐, 시프터(54a∼54d)의 출력 데이터 신호 a1∼a4는 무효 데이터 신호이며, 제산기(57)의 출력 신호도 무효이다. 클럭 사이클 ＃3에 있어서, 최초의 입력 데이터 신호가 1단 시프트된다. 시프터(54a)의 출력 데이터 신호 a1이 유효 상태로 된다. 그러나, 나머지의 데이터 신호 a2∼a4는 무효 데이터이다.

클럭 사이클 ＃3, ＃4 및 ＃5에 있어서 각각 시프트 동작이 실행되면, 클럭 사이클 ＃6에 있어서 데이터 신호 a0, a1, a2, a3 및 a4는 모두 클럭 활성화 신호 CLKEN이 활성 상태로 된 후에 인가된 데이터 신호이다. 따라서, 이 클럭 사이클 ＃6에서부터 제산기(57)의 출력 신호가 유효하게 된다. 이 클럭 사이클 ＃2로부터 클럭 사이클 ＃5에 있어서, 제산기(57)의 출력 신호값이 소정치 이상인 경우, 판정기(58)는 입력 데이터 신호에 이상이 있다고 판정한다. 그러나, 이 시프터(54a∼54d)는 클럭 활성화 신호 CLKEN의 비활성화시에 초기 상태로 세트되고, 입력 데이터 a0이 발생하는 시스템에 이상이 없는 상태로 설정되고 있으므로, 판정기(58)에 있어서의 오판정은 발생하지 않는다. 클럭 사이클 ＃6에서부터 이 입력 데이터 신호에 따른 정확한 판정 동작이 행해진다.

이 도 11a에 도시하는 바와 같이, 클럭 활성화 신호 CLKEN에 따라서 필요한 기간 동안만 시프트 클럭 신호 CLKb가 인가되는 시스템에 있어서, 판정기(58)의 판정 동작을 제산기(57)의 출력 신호가 유효하게 될 때까지 금지하는 구성은 불필요하게 되어, 정확한 시스템의 이상/정상을 판정할 수 있다.

따라서, 예를 들면 도 12에 도시하는 바와 같이 입력 데이터 신호 a0이 센서의 출력 신호이고, 클럭 활성화 신호 CLKEN이 소정 시간 간격으로 활성화되어, 이 센서 출력을 모니터하여 시스템의 이상/정상을 판정하는 구성인 경우에 있어서도, 정확히 시스템의 이상/정상을 판정할 수 있다.

또, 상술한 실시예 2에 있어서는, 제산기(57)를 이용하여 입력 데이터 신호가 있는 클럭 사이클 기간에 걸친 평균치를 이용하여 시스템의 이상/정상을 판정하고 있다. 이 대신에, 간단히 제산기가 이용되어 가산기(56d)의 출력 신호값이 소정치 이상인 경우, 시스템에 이상이 있는지 여부를 판정하는 구성이 이용되어도 좋다.

또한, 상술한 도 11a의 구성에 있어서는, 소위 「이동 평균」을 구하는 구성이 이용되고 있다. 그러나, 예를 들면 센서 출력을 디지탈 필터에 의해 필터 처리하고, 그 처리 결과에 따라 시스템의 이상/정상을 판정하는 구성의 경우에 있어서도, 마찬가지로 디지탈 필터는 지연 회로가 클럭 신호에 동기하여 동작하는 시프트 회로이며, 이러한 센서의 출력을 디지탈 필터로 처리하여 소정의 시간 간격으로 간헐적으로 그 필터 출력을 모니터함으로써 시스템의 이상/정상을 판정하는 경우에 있어서도 마찬가지의 효과를 얻을 수 있다.

또한, 시스템의 이상/정상을 판정하는 것이 아니라, 판정기(58)의 출력 신호에 따라 실행되는 처리 내용이 선택되도록 구성되어도 무방하다.

또한, 본 발명은 필요한 기간 동안만 시프트용 클럭 신호가 인가되어 시프트 동작을 실행하는 클럭 시프트 회로이면 적용이 가능하다. 예를 들면, 도 11의 시프터(54a∼54d)에 있어서, 클럭 활성화 신호 CLKEN이 활성 상태로 되었을 때, 입력 데이터 신호 a0과 최종단의 출력 데이터 신호 a4의 논리의 일치/불일치에 따라서 소정의 처리가 실행되는 것과 같은 회로 장치인 경우에도 적용이 가능하다.

또한, 본 실시예 1에 있어서는 동기형 반도체 기억 장치가 이용되고 있으며, 이 동기형 반도체 기억 장치는 클럭 신호의 상승 에지에 있어서 외부 제어 신호를 취입하여 데이터의 판독을 하고 있다. 그러나, 이 클럭 신호의 상승 에지 및 하강 에지 양쪽을 이용하여 데이터의 입출력을 하는 동기형 반도체 기억 장치인 경우에도 본 발명을 적용할 수 있다.

이상과 같이, 본 발명에 따르면 필요할 때에만 클럭 신호가 인가되어 시프트 동작을 실행하는 클럭 시프트 회로에 있어서, 이 클럭 신호가 인가될 때 클럭 인가 기간을 규정하는 클럭 활성화 신호의 비활성화에 따라서 클럭 시프트 회로의 내부를 초기 상태로 리세트하고 있기 때문에, 시프트 동작 재개시에 있어서도 이 클럭 시프트 회로의 출력 신호에 따른 오동작을 방지할 수 있고, 또한 필요할 때에만 동작하기 때문에 소비 전류를 저감할 수 있다.

또한, 금번 개시된 상기 실시예는 모든 점에 있어서 예시적인 것으로, 제한적인 것은 아닌 것으로 고려되어야 한다. 본 발명의 범위는 상기에서 설명한 범위에 한정되는 것이 아니며, 특허 청구의 범위에 의해 도시되고 특허 청구 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.

이상으로부터 명백한 바와 같이, 본 발명에 따르면, 필요할 때에만 클럭 신호가 인가되어 시프트 동작을 실행하는 클럭 시프트 회로에 있어서, 이 클럭 신호가 인가될 때 클럭 인가 기간을 규정하는 클럭 활성화 신호의 비활성화에 따라서 클럭 시프트 회로의 내부를 초기 상태로 리세트하는 구성으로 하였기 때문에, 시프트 동작 재개시에 있어서도 이 클럭 시프트 회로의 출력 신호에 따른 오동작을 발생하는 일 없이 소비 전류를 저감하는 클럭 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치를 제공할 수 있다.

Claims (3)

1. 클럭 신호에 동기하여 데이터의 출력을 실행하는 동기형 반도체 기억 장치에 있어서,

   데이터 판독 지시에 응답하여, 선택 메모리 셀의 데이터를 내부 클럭 신호에 동기하여 판독하여 장치 외부로 출력하는 판독/출력 수단과,

   상기 판독/출력 수단의 데이터 출력에 대하여 마스킹하는 마스크 지시를 수신하여, 상기 내부 클럭 신호에 동기하여 시프트 동작을 실행해 내부 마스크 지시를 발생하는 내부 마스크 발생 수단과,

   클럭 활성화 신호에 응답하여 상기 클럭 신호에 동기한 상기 내부 클럭 신호를 발생하여 상기 판독 수단 및 상기 내부 마스크 발생 수단으로 인가하는 내부 클럭 발생 수단과,

   상기 내부 마스크 지시의 활성화에 응답하여 상기 판독/출력 수단으로부터 장치 외부로의 데이터 출력을 정지시키는 마스크 수단과,

   상기 클럭 활성화 신호의 비활성화에 응답하여 상기 내부 마스크 발생 수단을 리세트하는 리세트 수단을 포함하는 동기형 반도체 기억 장치.
2. 클럭 활성화 신호에 응답하여 클럭 신호를 발생하는 클럭 발생 수단과,

   상기 클럭 발생 수단으로부터의 클럭 신호에 동기하여, 인가된 신호를 취입하고, 또한 시프트하여 출력하는 시프트 수단과,

   상기 시프트 수단으로부터 출력되는 신호에 따라 소정의 처리를 실행하는 처리 수단과,

   상기 클럭 활성화 신호의 비활성화에 응답하여 상기 시프트 수단을 초기 상태로 리세트하는 리세트 수단을 포함하는 클럭 시프트 회로 장치.
3. 클럭 활성화 신호의 활성화시 발생되는 클럭 신호에 동기하여 시프트 동작을 하는 클럭 시프트 회로에 있어서,

   클럭 신호에 동기하여, 인가된 신호를 취입하고, 또한 시프트하여 출력하는 시프트 수단과,

   상기 클럭 활성화 신호의 비활성화에 응답하여 상기 시프트 수단을 초기 상태로 리세트하는 리세트 수단을 포함하는 클럭 시프트 회로.