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KR100281106B1 - 이에스디보호회로및그제조방법 - Google Patents

이에스디보호회로및그제조방법 Download PDF

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KR100281106B1
KR100281106B1 KR1019980010571A KR19980010571A KR100281106B1 KR 100281106 B1 KR100281106 B1 KR 100281106B1 KR 1019980010571 A KR1019980010571 A KR 1019980010571A KR 19980010571 A KR19980010571 A KR 19980010571A KR 100281106 B1 KR100281106 B1 KR 100281106B1
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semiconductor substrate
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high concentration
type impurity
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김종관
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김영환
현대반도체주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/931—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the dispositions of the protective arrangements

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 면적을 증가하지 않고 효과적으로 트리거 전압을 낮추는 적당한 ESD(Elector Static Discharge) 보호회로 및 그 제조방법에 관한 것으로서, 제 1 도전형 반도체 기판에 일정한 간격을 갖고 형성되는 트랜치와, 상기 트랜치내부에 형성되는 소자 격리막과, 상기 반도체 기판내에 형성되는 제 1 도전형 매립층과, 상기 반도체 기판에 소자 격리막에 의해 격리되어 형성되는 제 1 도전형 웰과 제 2 도전형 웰과, 상기 제 2 도전형 웰이 형성된 반도체 기판의 표면내에 형성되는 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 2 불순물 영역과, 그리고 상기 제 1 도전형 웰이 형성된 반도체 기판의 표면내에 형성되는 제 2 도전형 제 3 불순물 영역과 제 1 도전형 제 4 불순물 영역을 포함하여 구성됨을 특징으로 한다.

Description

이에스디 보호회로 및 그 제조방법{ESD PROTECTION CIRCUIT AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 저전압 트리거(Triggering)에 적당한 ESD(Elector Static Discharge) 보호회로 및 그 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래기술의 ESD 보호회로를 설명하면 다음과 같다.
도 1은 종래 기술의 ESD 보호회로를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, P형 반도체 기판(11)에 소자 격리막(12)이 일정한 간격을 갖고 복수개 형성되고, 상기 반도체 기판(11) 표면내에 N-웰(13)이 형성되며, 상기 N-웰(13)이 형성된 반도체 기판(11)의 표면내에 제 1 고농도 n형 불순물 영역(14)과 제 1 고농도 p형 불순물 영역(15)이 형성된다.
이어, 상기 N-웰(13)이 형성되지 않는 그 이외의 반도체 기판(11) 표면내에 제 2 고농도 n형 불순물 영역(16)과 제 2 고농도 p형 불순물 영역(17)이 형성된다.
그리고 상기 제 1 고농도 n형 불순물 영역(14)과 제 1 고농도 p형 불순물 영역(15)에는 입력라인(18)이 공통으로 연결되고, 상기 제 2 고농도 n형 불순물 영역(16)과 제 2 고농도 p형 불순물 영역(17)에는 접지라인(19)이 공통으로 연결된다.
여기서 상기 제 1 고농도 p형 불순물 영역(15)은 애노드(Anode)영역이고, 상기 제 2 고농도 n형 불순물 영역(16)은 캐소드(Cathode)영역이다.
상기와 같은 종래의 ESD 보호회로의 경우 래치-업(Latch-Up) 트리거 전압은 N-웰(13)과 P형 반도체 기판(11) 사이의 정션 블랙다운(Junction Breakdown) 전압에 의해 결정되게 된다.
따라서 통상적으로 입력단자에 고전압이 인가되면 N-웰(13)과 P형 반도체 기판(11) 사이에 40V이상의 트리거(Triggering) 전압이 발생하여 ESD 보호회로 동작이 원활하게 작동하지 않는 단점이 있었다.
도 2는 도 1의 단점을 보완하기 위한 종래 기술의 또 다른 ESD 보호회로를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, P형 반도체 기판(21)에 일정한 간격을 갖고 STI(Shallow Trench Isolation)형의 소자 격리막(22)이 복수개 형성되고, 상기 반도체 기판(21) 표면내의 일정영역에 N-웰(23)이 형성되며, 상기 N-웰(23)이 형성된 반도체 기판(21)의 표면내에 일정한 간격을 갖고 제 1, 제 2 고농도 n형 불순물 영역(24,25)이 형성되고, 상기 제 1, 제 2 고농도 n형 불순물 영역(24,25) 사이의 반도체 기판(21) 표면내에 제 1 고농도 p형 불순물 영역(26)이 형성된다.
이어, 상기 N-웰(23)이 형성되지 않는 이외의 반도체 기판(21) 표면내에 제 3 고농도 n형 불순물 영역(27)과 제 2 고농도 p형 불순물 영역(28)이 형성된다.
그리고 상기 제 1 고농도 n형 불순물 영역(24)과 제 1 고농도 p형 불순물 영역(26)에 입력라인(29)이 공통으로 연결되며, 상기 제 3 고농도 n형 불순물 영역(27)과 제 2 고농도 p형 불순물 영역(28)에 접지라인(30)이 공통으로 연결된다.
여기서 상기 제 1 고농도 p형 불순물 영역(26)은 애노드영역이고, 상기 제 3 고농도 n형 불순물 영역(27)은 캐소드영역이다.
한편, 상기 제 2 고농도 n형 불순물 영역(25)은 상기 N-웰(23)과 P형 반도체 기판(21)의 계면에 형성된다.
상기와 같은 구조를 갖는 종래 기술의 ESD 보호회로는 도 1에서와 같이 트리거 전압이 N-웰(13)과 P형 반도체 기판(11) 사이의 파괴전압에 의해 결정되던 것을 도 2에서와 같이 제 2 고농도 n형 불순물 영역(25)의 애벌랜치 블렉다운(Avalanche Breakdown) 전압에 의해 결정된다.
그러나 상기와 같은 종래 기술의 ESD 보호회로에 있어서 다음과 같은 문제점이 있었다.
즉, N-웰과 반도체 기판의 경계영역에 추가로 N형 불순물 영역을 형성해야 하기 때문에 보다 많은 면적을 차지하게 되며, 아울러 또 하나의 전도 경로(Conducting Path)를 형성하여 이에 의한 인피던스(Impedance)가 추가되어 ON 저항이 증가하여 저전압 트리거에 적합하지 못하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 면적을 증가하지 않고 원하는 트리거 전압을 인위적으로 조절 가능하도록 한 ESD 보호회로의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 ESD 보호회로를 나타낸 구조단면도
도 2는 종래 기술의 또 다른 ESD 보호회로를 나타낸 구조단면도
도 3은 본 발명에 의한 ESD 보호회로를 나타낸 구조단면도
도 4a 내지 도 4b는 본 발명에 의한 ESD 보호회로를 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : p형 반도체 기판 32 : 소자 격리막
33 : P형 매립층 34 : N-웰
35 : P-웰 36 : 제 1 고농도 n형 불순물 영역
37 : 제 1 고농도 p형 불순물 영역 38 : 제 2 고농도 n형 불순물 영역
39 : 제 2 고농도 p형 불순물 영역 40 : 입력라인
41 : 접지라인
상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로는 제 1 도전형 반도체 기판에 일정한 간격을 갖고 형성되는 트랜치와, 상기 트랜치내부에 형성되는 소자 격리막과, 상기 반도체 기판내에 형성되는 제 1 도전형 매립층과, 상기 반도체 기판에 소자 격리막에 의해 격리되어 형성되는 제 1 도전형 웰과 제 2 도전형 웰과, 상기 제 2 도전형 웰이 형성된 반도체 기판의 표면내에 형성되는 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 2 불순물 영역과, 그리고 상기 제 1 도전형 웰이 형성된 반도체 기판의 표면내에 형성되는 제 2 도전형 제 3 불순물 영역과 제 1 도전형 제 4 불순물 영역을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 ESD 보호회로의 제조방법은 제 1 도전형 반도체 기판에 일정한 간격을 갖는 트랜치를 형성하는 단계와, 상기 트랜치내부에 소자 격리막을 형성하는 단계와, 상기 반도체 기판내에 제 1 도전형 매립층을 형성하는 단계와, 상기 반도체 기판에 제 1 도전형 웰과 제 2 도전형 웰을 각각 형성하는 단계와, 상기 제 2 도전형 웰이 형성된 반도체 기판의 표면내에 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 2 불순물 영역을 형성하는 단계와, 그리고 상기 제 1 도전형 웰이 형성된 반도체 기판의 표면내에 제 2 도전형 제 3 불순물 영역과 제 1 도전형 제 4 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 ESD 보호회로의 제조방법을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 ESD 보호회로를 나타낸 구조단면도이다.
도 3에 도시한 바와 같이, P형 반도체 기판(31)에 일정한 간격을 갖고 트랜치가 형성되고, 상기 트랜치내에 소자 격리막(32)이 형성되며, 상기 반도체 기판(31)내에 p형 매립층(33)에 형성되고, 상기 반도체 기판(31)에 소자 격리막(32)에 의해 격리되어 N-웰(34)과 P-웰(35)이 형성된다.
이어, 상기 N-웰(34)이 형성된 반도체 기판(31)의 표면내에 제 1 고농도 n형 불순물 영역(36)과 제 1 고농도 p형 불순물 영역(37)이 형성되고, 상기 P-웰(35)이 형성된 반도체 기판(31)의 표면내에 제 2 고농도 n형 불순물 영역(38)과 제 2 p형 불순물 영역(39)이 형성된다.
그리고 상기 제 1 고농도 n형 불순물 영역(36)과 제 1 고농도 p형 불순물 영역(37)에는 입력라인(40)이 공통으로 연결되고, 상기 제 2 고농도 n형 불순물 영역(38)과 제 2 고농도 p형 불순물 영역(39)에는 접지라인(41)이 공통으로 연결된다.
여기서 상기 제 1 고농도 p형 불순물 영역(37)은 애노드영역이고, 상기 제 2 고농도 n형 불순물 영역(38)은 캐소드영역이다.
도 4a 내지 도 4d는 본 발명에 의한 ESD 보호회로의 제조방법을 나타낸 공정단면도이다.
먼저, 도 4a에 도시한 바와 같이, P형 반도체 기판(31)에 일정한 간격을 갖도록 복수개의 트랜치를 형성한다.
이어, 상기 트랜치를 포함한 반도체 기판(31)의 전면에 절연막(도면에는 도시하지 않음)을 증착하고, 상기 절연막이 상기 트랜치의 내부에만 남도록 CMP(Chemical Mechanical Polishing) 공정이나 에치백(Etch Back)공정으로 실시하여 소자 격리막(32)을 형성한다.
도 4b에 도시한 바와 같이, 상기 소자 격리막(32)을 포함한 반도체 기판(31)의 전면에 고에너지로 P형 불순물 이온인 보론(Boron)이온을 주입하여 상기 반도체 기판(31)내에 P형 매립층(Buried Layer)(33)을 형성한다.
도 4c에 도시한 바와 같이, 상기 반도체 기판(31)에 P형 불순물 이온과 N형 불순물 이온을 선택적으로 주입한 후 어닐(Anneal)공정을 실시하여 상기 반도체 기판(31)의 표면내에 각각 N-웰(34)과 P-웰(35)을 형성한다.
도 4d에 도시한 바와 같이, 통상적인 불순물 이온주입과 확산공정을 이용하여 상기 N-웰(34)이 형성된 반도체 기판(31)의 표면내에 제 1 고농도 n형 불순물 영역(36)과 제 1 고농도 p형 불순물 영역(37)을 형성한다.
동시에 상기 P-웰(35)이 형성된 반도체 기판(31)의 표면내에 제 2 고농도 n형 불순물 영역(38)과 제 2 고농도 p형 불순물 영역(39)을 형성한다.
이어, 상기 제 1 고농도 n형 불순물 영역(36)과 제 1 고농도 p형 불순물 영역(37)에 공통으로 연결되는 입력라인(40)을 형성하고, 상기 제 2 고농도 n형 불순물 영역(38)과 제 2 고농도 p형 불순물 영역(39)에 연결되는 접지라인(41)을 각각 형성한다.
이상에서와 같이 본 발명에 의한 ESD 보호회로 및 그 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 종래 기술과 같이 면적을 증가하지 않고 효과적으로 트리거 전압을 낮출 수 있다.
둘째, ESD 보호회로의 최적화를 위해 매립층 도핑농도와 애노드-캐소드간의 간격을 조절할 수 있다.
셋째, 매립층을 형성함으로써 애노드-캐소드 간격에 따른 래치업 트리거 특성이 보다 민감하게 나타나므로 그 조정범위를 넓게 할 수 있다.

Claims (4)

  1. 제 1 도전형 반도체 기판에 일정한 간격을 갖고 형성되는 트랜치와,
    상기 트랜치내부에 형성되는 소자 격리막과,
    상기 반도체 기판내에 형성되는 제 1 도전형 매립층과,
    상기 반도체 기판에 소자 격리막에 의해 격리되어 형성되는 제 1 도전형 웰과 제 2 도전형 웰과,
    상기 제 2 도전형 웰이 형성된 반도체 기판의 표면내에 형성되는 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 2 불순물 영역과,
    상기 제 1 도전형 웰이 형성된 반도체 기판의 표면내에 형성되는 제 2 도전형 제 3 불순물 영역과 제 1 도전형 제 4 불순물 영역을 포함하여 구성됨을 특징으로 하는 ESD 보호회로.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 p형이고, 제 2 도전형은 n형인 것을 특징으로 하는 ESD 보호회로.
  3. 제 1 도전형 반도체 기판에 일정한 간격을 갖는 트랜치를 형성하는 단계;
    상기 트랜치내부에 소자 격리막을 형성하는 단계;
    상기 반도체 기판내에 제 1 도전형 매립층을 형성하는 단계;
    상기 반도체 기판에 제 1 도전형 웰과 제 2 도전형 웰을 각각 형성하는 단계;
    상기 제 2 도전형 웰이 형성된 반도체 기판의 표면내에 제 2 도전형 제 1 불순물 영역과 제 1 도전형 제 2 불순물 영역을 형성하는 단계;
    상기 제 1 도전형 웰이 형성된 반도체 기판의 표면내에 제 2 도전형 제 3 불순물 영역과 제 1 도전형 제 4 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 도전형 매립층은 반도체 기판의 전면에 고에너지로 보론이온을 주입하여 형성함을 특징으로 하는 ESD 보호회로의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100209222B1 (ko) * 1995-12-16 1999-07-15 김영환 반도체 소자의 정전방전 보호회로

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KR100209222B1 (ko) * 1995-12-16 1999-07-15 김영환 반도체 소자의 정전방전 보호회로

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