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KR100280624B1 - 부트스트랩 디코더회로 및 그의 동작방법 - Google Patents

부트스트랩 디코더회로 및 그의 동작방법 Download PDF

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KR100280624B1
KR100280624B1 KR1019940002843A KR19940002843A KR100280624B1 KR 100280624 B1 KR100280624 B1 KR 100280624B1 KR 1019940002843 A KR1019940002843 A KR 1019940002843A KR 19940002843 A KR19940002843 A KR 19940002843A KR 100280624 B1 KR100280624 B1 KR 100280624B1
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KR
South Korea
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transistor
signal
node
bootstrap
voltage
Prior art date
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KR1019940002843A
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KR940020425A (ko
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씨. 하디 킴
네이. 모블리 케니쓰
Original Assignee
후 훙-치우
모셀 바이텔릭 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 후 훙-치우, 모셀 바이텔릭 인코퍼레이티드 filed Critical 후 훙-치우
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Abstract

자체 시간조절되는 부트스트랩 신호를 공급하는 회로를 구비한 행디코더. 자체 시간조절되는 부트스트랩 신호는 행 디코더의 선택에 따라서 발생된다. 동시에, 용량성 소자가 워드라인을 부트스트랩하도록 충전된다. 자체 시간조절된 부트스트랩 신호에 의해 클럭발생기 회로는 워드라인을 부트스트랩 하기위해 사용되는 클럭신호를 출력한다. 자체 시간조절된 부트스트랩 신호는 다른 행 디코더로 생성될 수 있다. 행 디코더에 의해 자체 시간조절된 부트스트랩신호의 발생은 상기 디코더의 어느 변동에 따라 항상 부트스트래핑을 위해 사용되는 클럭신호의 정확한 타이밍이 제공된다.

Description

부트스트랩 디코더회로 및 그의 동작방법
제1도는 종래 메모리셀의 도면.
제2도는 종래의 어드레스 디코더 및 클럭발생회로의 블럭도.
제3도는 본 발명의 태양에 따른 회로의 블럭도.
제4도는 제3도의 실시예의 행(row) 디코더의 상세도.
제5도는 제3도의 실시예의 클럭 발생기의 상세도.
제6도는 제3도 회로에 대한 타이밍도.
제7도는 제5도 회로에 대한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
20 : 클럭발생기 22 : 행 디코더회로
본 발명은 어드레스 디코더에 관한 것으로서, 특히 자체 타이밍 부트스트래핑(bootstrapping) 능력을 가진 DRAM 행 디코더에 관한 것이다.
통상의 DRAM(다이내믹 랜덤 액세스 메모리)은 메모리 셀에 액세스하는 액세스 사이클과 메모리 셀로부터 판독된 데이터를 복구하는 복구 사이클을 포함하는 액티브 사이클을 가진다. 액티브 사이클 다음엔 통상 다음 액티브 사이클을 위해 메모리 어레이의 비트 및 워드라인을 프리챠지하는 프리차지 사이클이 일어난다.
일반적으로 행 디코더는 워드라인을 프리챠지하며 어드레스된 메모리 셀들을 액세스 및 복구하도록 워드라인을 구동하는 회로를 제공한다.
제1도에 종래의 메모리 셀 구조가 도시되어 있다. 비트라인(10)은 n채널 인핸스먼트 모드 전계효과 트랜지스터인 트랜지스터(12)의 드레인 전극에 결합된다. 트랜지스터(12)의 게이트 전극은 워드라인(14)의 일부에 결합되거나 이 부분에 의해 형성된다. 트랜지스터(12)의 소스전극은 캐패시터(16)의 한 단자에 결합된다. 캐패시터(16)의 또 다른 단자는 일정 전압(VCP)에 결합된다. 비트라인(10)은 통상적으로 감지증폭기회로(도시하지 않음)에 결합된다. 워드라인(10)은 통상 행 디코더(도시하지 않음)에 결합된다. 일반적으로, 이러한 셀의 어레이가 제공된다.
통상 캐패시터(16)는 논리 "1" 저장에 VCC로 충전되고, 논리 "0"에 대해 OV로 된다. 캐패시터(16)로부터 판독하기 위해 비트라인(10)은 통상VCC로 프리챠지되고, 워드라인(14)은 어느 것이든 낮은 전압인 캐패시터(16)에 기억된 전압 또는 비트라인(10)의 프리챠지 전압 이상의 임계전압보다 큰 전압으로 구동되어야한다. VCP는 통상VCC이다.
5V 전원(VCC)을 가지는 DRAM을 고려해보면, 예를 들면 "OV"가 캐패시터(16)에 저장된 경우, 워드라인(14)은 트랜지스터(12)를 턴온하도록 적어도 한 임계전압(약 1V)으로 구동되어야 한다. "1"이 캐패시터(16)에 저장된 경우(5V), 워드라인(14)은 비트라인(10)의 프리챠지 전압보다 큰 적어도 한 임계전압으로 구동되어야 한다. 비트라인(10)이 2.5V(VCC)로 프리챠지되면, 통상 워드라인은 약 3.5V로 차지된다.
메모리 셀이 액세스되어 판독된 후, 데이터가 복구될 것이다. 이 경우, 워드라인(14)은 VCC(5V) 전체가 비트라인(10)으로부터 캐패시터(16)에 저장되도록 VCC(5V)보다 큰 적어도 한 임계전압인 전압으로 구동될 것이다. 칩전원보다 큰 전압을 제공하는 것은 보통 "부트스트래핑" 기술에 의해 행해지는 것으로 공지된 기술이다.
통상적으로, 5V DRAM이 액티브 사이클에 있을 때, 워드라인(14)은 메모리셀을 판독하기 위해 가능한 한 신속히 VCC(5V)로 구동된다. 메모리 셀이 판독된 후, 워드라인(14)은 복구 사이클 동안 VCC(5V)보다 큰 임계전압으로 부트스트랩된다. 워드라인(14)의 부트스트래평은 메모리 셀의 액세스시간 동안에는 행해지지 않기 때문에, 부트스트래핑의 타이밍은 중요하지 않다. 워드라인(14)이 언제 VCC에서 5V DRAM의 VCC 이상의 전압으로 구동될 것인지를 결정하는 타이밍은 통상 행 디코더 구성의 부분이 아닌 통상의 타이머 회로에 의해 발생된다.
기술진보로 소자 크기와 기하구조가 축소되었고, 칩 밀도가 증가되었다. 통상, 소자 크기가 작아질 수록, 5V의 칩전원이 소자를 손상시킬 것이므로 이 전원으로는 동작하지 않는 것이다.
3V DRAM에 대한 제1도에 도시한 바와 같은 메모리 셀의 비트라인(10)은 1.5V(VCC)로 프리챠지된다. 논리 "1"에 대한 캐패시터(16)의 전압은 3V(VCC)가 될 것이다. 캐패시터(16)로부터 논리 "1"을 판독하기 위해선 워드라인(14)은 프리챠지된 비트라인 전압보다 큰 임계전압인 전압으로 구동되어야 한다. 메모리 셀이 확실하게 판독될 수 있게 하기 위해서, 완전히 VCC(3V)로 워드라인 전압이 구동되어야 한다.
3V DRAM의 이들 보다 작은 소자 크기로부터, 5V DRAM에선 없는 액세스 타임문제가 발생한다. 워드라인(14)의 저항-캐패시터("RC") 특성으로 인해 3V로 구동된 워드라인(14)의 지연을 갖고 메모리셀을 판독하게 된다. 이러한 지연은 7 혹은 8ns일 수 있고 이것은 액세스 시간에 중요하다. 이러한 지연문제를 해소하기 위해, 워드라인(14)은 메모리를 읽기 위해서 VCC보다 큰 전압으로 부트스트랩되며, 이것을 VCCP라 칭하도록 하겠다. 워드라인(14)을 VCCP로 부트스트랩하기 위한 한 방법은 워드라인(14)에 결합된 P채널 및 n채널 트랜지스터를 이용하는 것이다. VCCP는 온-칩 챠지 펌프(on-chip charge pump)에 의해 공급될 수 있다. p채널 트랜지스터는 VCCP에 결합된 소스전극과, 워드라인(14)에 결합된 드레인 전극과, 행 디코더(도시하지 않음)내 어떤 내부 신호에 응답되게 결합된 게이트 전극을 가진다. n채널 트랜지스터는 워드라인(14)에 결합된 드레인과, 접지에 결합된 소스와, 행 디코더(도시하지 않음)에 의해 발생된 어떤 신호에 결합되는 게이트를 가진다.
메모리 셀을 판독하기 위해서 P채널 트랜지스터는 언제든 워드라인(14)을 VCCP로 되게 하기 위해 턴온되는 풀업 소자로서 동작한다. 이때 P채널은 메모리 셀 데이터 판독된 후에 턴오프된다. n채널 트랜지스터는 복구 사이클 동안 워드라인을 접지로 되게 하기 위해서 턴온되는 풀다운 소자로 동작한다. 이러한 방법이 갖는 문제점은 P채널 트랜지스터가 대략 2배만큼 n채널 트랜지스터(동일크기) 보다 작은 전류구동 능력을 가진다는 것이다. 워드라인(14)의 정전용량을 신속히 구동하기 위해 매우 큰 P채널 트랜지스터를 사용해야 할 것이다.
이러한 방법에서의 또 다른 결함은 매우 제한된 영역을 가지는 다이내믹 RAM의 행 피치(row pitch)로 P채널 트랜지스터가 배치되어야 한다는 것이다. 이들 P채널 트랜지스터를 그 피치로 배치하고 워드라인(14)을 워드라인(14)을 신속히 풀업하도록 이들을 충분히 크게 하기란 매우 어렵다. 이들 르랜지스터는 면적을 상당히 소비할 것이다.
제2도는 제너레이터(17), 프리디코더(18) 및 디코더(19)로 구성된 또 다른 부트스트랩 개념에 대한 한 종래의 구현을 도시한 것이다. 제너레이터(17)는 주입력 클럭신호(Ø XG)를 가지며,또한 여러 다른 입력을 가지며, 마스터 플럭신호(Ø X+)를 출력한다. 마스터 클럭신호(Ø X+)는 워드라인 신호(WL)(디코더(19)의 출력)를 VCCP로 부스트되도록 부스트된다. 여러 다른 입력들을 사용해서, 예를 들면, 마스터 클럭신호(Ø X+)를 로우로 리세트하고, 제너레이터(17)를 프리챠지하고, 제너레이터(17) 내 노드를 VCCP로 부스트하고, 행 어드레스 스트로브("RAS")하이 프리챠지 기간의 시작에서 제너레이터(17)를 프리챠지한다.
프리디코더(18)는 다른 신호들 가운데 프리디코더(18)의 회로를 하이상태로 프리차지하기 위한 클럭신호(Ø XDPW), 마스터 클럭신호(Ø X+) 및 프리디코드된 부스트된 클럭신호(Ø X+i)의 출력을 인에이블 하는데 사용되는 어드레스 비트들을 수신한다. 변수 i는 예를 들면 1과 8사이의 정수이다. 프리디코드된 부스트된 클럭신호(Ø X+i)는 VCCP로 부스트되고, 종국에는 상기 변수에 대응하는 워드라인 신호(WL)에 공급된다.
디코더(19)는 프리디코드된 부스트된 클럭신호(ØX+i), 디코더(19) 내 회로를 하이상태로 프리챠지하는 클럭신호(ØXDP＼), 워드라인 신호(WL)의 출력을 인에이블하는 어드레스 비트를 수신한다. 워드라인 신호(WL)는 주 입력클럭 신호(Ø XG)가 액티브일 때 VCCP로 상승된다.
제2도의 구현예의 문제는 입력신호(Ø XG)가 액티브로 된 후에 워드신호(WL)가 VCCP로 상승하는 것이다. 제2도와 같은 구현예에서, 워드라인 신호(WL)는 VCCP로 상승할 때 상당히 느릴 수 있다. 이것은 메모리셀들을 복구, 리프레쉬 및/또는 액세스하는데 있어 불필요한 지연을 발생시킨다.
메모리 어레이의 워드라인을 VCCP로 부트스트랩 하기 위한 또 다른 방법은 내부 또는 외부 타이밍 회로에 부트스트랩 디코더를 사용하는 것이다. 타이밍 회로는 소정의 지연이 있게 설계된다. 소정의 지연은 보통 부트스트래핑 디코더에 대한 실험 데이터로부터 결정된다. 타이밍회로는 보통 인버터 또는 RC 시정수 지연회로를 이용하여 구현된다.
이 후자의 방법은 많은 문제를 가진다. 타이밍은 각 디코더회로에 대해 정확하지 않다. 즉 디코더 회로는 선택되었을 때 전압 VCCP을 갖는 워드라인 신호(WL)를 출력할 준비가 되어있을 수도 있고 그렇지 않을 수도 있다. 사실, 타이밍은 신뢰성을 위해 필요 이상으로 길게 지연된다. 또한, 타이밍 회로는 소자의 온도 변화를 보상하지 못한다.
따라서, 본 발명의 목적은 상기한 문제점들을 해소하는 것이다.
본 발명의 또 다른 목적은 디코더 회로의 자체 타이밍을 구현하는 간단한 설계를 제공하는 것이다.
본 발명은 자체 타이밍 부트스트랩 디코더 회로를 제공한다. 디코더 회로는 부트스트랩 구동기를 가진 행디코더를 포함한다. 자체 타이밍 신호는 클럭신호 발생회로에 의해 부트스트랩 전압을 행 디코더에 적시에 공급하는데 사용된다. 행 디코더는 부트스트랩 전압을 선택된 워드라인에 공급하여 메모리 셀을 액세스 또는 복구하도록 한다.
본 발명의 신규의 중요한 면은 부트스트랩 구동기가 완전히 챠지된 후 매우 짧은 시간 내에 워드라인이 부트스트랩되게 하는 자체 타이밍 신호를 제공하는 것이다.
본 발명의 유용한 면은 자체 타이밍 신호가 행 디코더 회로들 중 어느 한 회로에 의해 발생될 수 있는 한 신호라는 것이다.
본 발명에 대해서 이의 목적 및 이점과 더불어 첨부한 도면에 관련하여 취한 다음의 상세한 설명으로부터 최상으로 이해될 수 있을 것이다.
제3도는 본 발명의 바람직한 실시예의 블럭도이다. 클럭발생기(20)는 어드레스 비트(A1, A2)로부터 발생된 어드레스 신호와 클럭신호(ØY, ØZ)를 수신하도록 연결된다. 클럭발생기(20)는 또한 행 디코더 회로(22)로부터 부트스트랩 인에이블 신호(BEBAR)를 수신하도록 연결된다. 행 디코더회로(22)는 클럭발생기(20)로부터 신호(Ø 1-Ø 4)를 수신하도록 연결된다. 행 디코더회로(22)는 또한 어드레스 비트(A3-A8)로부터 발생된 어드레스 신호와 클럭신호(Ø X)를 수신하도록 연결된다. 행 디코더회로(22)는 복수의 워드라인 신호(WLO-WL255)를 메모리 어레이(도시하지 않음)로 선택적으로 출력한다.
제3도의 실시예의 간단한 동작 설명은 다음과 같다. 프리챠지모드에서, 어드레스 비트(A1-A8)로부터 발생된 어드레스 신호는 모두 로우로 된다. 이어서, 이 로우상태에서 클럭신호(Ø Y)는 클럭 발생기(20)에 결합되어 클럭신호(Ø 1-Ø 4)를 로우로 되게 한다. 이것은 이어서 워드라인 신호(WL0-WL255)를 로우로 구동한다. 다음에, 클럭신호(Ø X)는 행 디코더회로(22)를 프리챠지하도록 로우로 공급된다. 프리챠지된 행 디코더회로(22)는 계속해서 워드라인 신호(WL0-WL255)를 로우로 유지한다. 최종적으로 클럭신호(Ø Z)는 부트스트랩 인에이블 신호(BEBAR)가 하이가 되도록 로우로 공급된다.
메모리 액세스 모드에서, 클럭신호(Ø X, Ø Y, Ø Z)는 하이로 공급된다. 어드레스 비트(A1, A2)로부터 발생된 어드레스신호는 각각의 클럭발생기(20)를 선택하도록 하이로 공급된다. 어드레스 비트(A3-A8)로부터 발생된 어드레스 신호는 행 디코더회로(22)의 각각의 행 디코더를 선택하도록 하이로 공급된다. 부트스트랩 인에이블 신호(BEBAR)는 로우로 구동되는데, 선택된 클럭발생기(20)는 그의 각각의 클럭신호(Ø 1, Ø 2, Ø 3 또는 Ø 4)를 하이로 출력하게 된다. 하이 클럭신호(Ø 1, Ø 2, Ø 3 또는 Ø 4)는 워드 라인신호(WL0-WL255)의 관련 워드라인을 하이로 구동하도록 행 디코더회로(22) 하나 이상의 행 디코더에 공급된다.
제4도는 제3도의 행 디코더회로(22)의 상세도이다. 제4도에 입력은 클럭신호(Ø X), 어드레스 신호(A3A4, A5A6, A7A8), 전압(VSS, VCC, VCCP)와 클럭신호(Ø 1-Ø 4)이다. 어드레스 신호(A3A4, A5A6 및 A7A8)는 각각 어드레스 비트(A3 및 A4, A5 및 A6, A7 및 A8)의 논리적 조합이다. 제4도에서 출력은 신호(WL1-WL4) 및 부트스트랩 인에이블 신호(BEBAR)이다.
제4도에서, 트랜지스터(50)의 소스전극은 제1 전원에 연결된다. 제1 전원은 전압(VCCP), 예를 들면 5V를 공급한다. 트랜지스터(50)의 드레인전극은 노드(52)에 연결되고, 트랜지스터(50)의 게이트전극은 클럭신호(Ø X)를 수신하도록 연결된다. 노드(52)는 트랜지스터(54)의 드레인전극에 연결되며 트랜지스터(54)의 소스 전극은 퓨즈와 일련의 트랜지스터들의 소스-드레인 경로를 거쳐 접지에 연결된다. 보다 상세하게는, FET(54)의 소스는 퓨즈(56)의 제1 단자에 연결되고, 트랜지스터(54)의 게이트 전극은 제2 전원에 연결된다. 제2 전원은 전압(VCC), 예를 들면 3V를 공급한다. 퓨즈(56)의 제2 단자는 트랜지스터(58)의 드레인전극에 연결된다. 트랜지스터(58)의 소스전극은 트랜지스터(60)의 드레인전극에 연결되고, 트랜지스터(58)의 게이트전극은 어드레스 신호(A3A4)를 수신하도록 연결된다. 트랜지스터(60)의 소스전극은 트랜지스터(61)의 드레인전극에 연결되고, 트랜지스터(60)의 게이트 전극은 어드레스 신호(A5A6)를 수신하도록 연결된다. 트랜지스터(61)의 소스전극은 제3 전원에 연결된다. 제3 전원은 전압(VSS), 예를 들면 OV를 제공한다. 트랜지스터(61)의 게이트전극은 어드레스 신호(A7A8)를 수신하도록 연결된다.
트랜지스터(62)의 소스전극은 제1 전원에 연결되고, 트랜지스터(62)의 드레인 전극은 노드(52)에 연결된다. 트랜지스터(62)의 게이트전극은 노드(64)에 연결된다. 노드(64)는 트랜지스터(66)의 드레인전극에 연결된다. 트랜지스터(66)의 소스전극은 제1 전원(VCCP)에 연결되고, 트랜지스터(66)의 게이트 전극은 노드(52)에 연결된다.
노드(64)는 한쌍의 트랜지스터(68, 70)의 소스-드레인 경로를 거쳐 접지에 연결된다. 노드(64)는 트랜지스터(68)의 드레인 전극에 연결된다. 트랜지스터(68)의 게이트전극은 제2 전원(VCC)에 연결되고, 트랜지스터(68)의 소스전극은 트랜지스터(70)의 드레인전극에 연결된다. 트랜지스터(70)의 게이트 전극은 노드(52)에 연결되며, 트랜지스터(70)의 소스전극은 제3 전원(VSS)에 연결된다.
노드(64)는 트랜지스터(72)의 게이트전극에 연결된다. 트랜지스터(72)의 소스전극은 제3 전원에 연결되고, 트랜지스터(72)의 드레인전극은 노드(74)에 연결된다. 노드(74)는 트랜지스터(76)의 소스전극에 연결된다. 트랜지스터(76)의 드레인 전극은 제2 전원에 연결되고, 트랜지스터(76)의 게이트전극은 노드(52)에 연결된다. 노드(64)는 트랜지스터(78)의 게이트전극에 연결된다.트랜지스터(78)의 소스전극은 제3 전원에 연결되고, 트랜지스터(78)의 드레인전극은 부트스트랩 인에이블 신호(BEBAR)(후술함)를 공급한다. 노드(64)는 트랜지스터(80, 82, 84, 86)의 각각의 소스-드레인 경로의 제1 단자에 연결된다.
트랜지스터(80)의 소스-드레인 경로의 제2 단자는 트랜지스터(88)의 게이트전극에 연결된다. 트랜지스터(88)의 드레인전극은 신호(Ø 1)를 수신하도록 연결되고, 트랜지스터(88)의 소스전극은 노드(90)에 연결된다. 신호(WL1)는 노드(90)로 부터의 출력으로서 공급된다. 노드(90)는 트랜지스터(92)의 드레인전극에 연결되고, 트랜지스터(92)의 소스전극은 제3 전원에 연결되며, 트랜지스터(92)의 게이트전극은 노드(74)에 연결된다. 이러한 구성은 신호(Ø 2, Ø 3, Ø 4)를 수신하여 출력(WL2, WL3, WL4)을 각각 공급하는 다른 트랜지스터에 대해서도 마찬가지이다.
따라서, 트랜지스터(82)의 소스-드레인 경로의 제2 단자는 트랜지스터(94)의 게이트전극에 연결된다. 트랜지스터(94)의 드레인전극은 신호(Ø 2)를 수신하도록 연결되고, 트랜지스터(94)의 소스전극은 노드(96)에 연결된다. 신호(WL2)는 노드(96)에 제공되며, 노드(96)는 트랜지스터(98)의 드레인전극에 연결된다. 트랜지스터(98)의 소스전극은 제3 전원에 연결되며, 트랜지스터(98)의 게이트 전극은 노드(74)에 연결된다.
트랜지스터(84)의 소스-드레인 경로의 제2 단자는 트랜지스터(100)의 게이트전극에 결합된다. 트랜지스터(100)의 드레인전극은 신호(Ø 3)를 수신하도록 연결되며, 트랜지스터(100)의 소스전극은 노드(102)에 연결된다. 신호(WL3)는 노드(102)에 공급된다. 노드(102)는 트랜지스터(104)의 드레인전극에 연결된다. 트랜지스터(104)의 소스전극은 제3 전원에 연결되고, 트랜지스터(104)의 게이트전극은 노드(74)에 연결된다.
트랜지스터(86)의 소스-드레인 경로의 제2 단자는 트랜지스터(106)의 게이트전극에 연결된다. 트랜지스터(106)의 드레인전극은 신호(Ø 4)를 수신하도록 연결되며, 트랜지스터(106)의 소스전극은 노드(108)에 연결된다. 노드(108)에 신호(WL4)가 공급되며, 노드(108)는 트랜지스터(110)의 드레인전극에 연결된다. 트랜지스터(110)의 소스전극은 제3 전원에 연결되고 트랜지스터(104)의 게이트전극은 노드(74)에 연결된다.
제5도는 제3도의 클럭발생기(20)의 상세도이다. 제5도에 입력은 클럭신호(Ø Y, Ø Z)와 전압(VSS, VCC, VCCP)와 어드레스 신호(A1A2)와, 부트스트랩 인에이블 신호(BEBAR)이다. 제5도의 출력은 클럭신호(Ø 1)이다. 제5도 회로는 제3도 및 4도의 클럭신호(Ø 1)를 발생한다. 노드(120)는 클럭신호(Ø Y)를 수신하도록 연결되며, 트랜지스터(122)의 게이트 전극에 연결된다. 트랜지스터(122)의 소스전극은 제2 전원(VCC)에 연결되고, 트랜지스터(122)의 드레인 전극은 노드(124)에 연결된다. 노드(124)는 트랜지스터(126)의 드레인전극에 연결된다. 트랜지스터(126)의 소스전극은 제3 전원에 연결되고, 게이트전극은 노드(120)에 연결된다.
노드(120)는 트랜지스터(128)의 게이트전극에 연결된다. 트랜지스터(128)의 소스-드레인 경로의 제1 단자는 어드레스 신호(A1A2)를 수신하도록 연결된다. 트랜지스터(128)의 소스-드레인 경로의 제2 단자는 노드(130)에 연결된다. 노드(130)는 트랜지스터(132)의 드레인전극에 연결된다. 트랜지스터(132)의 소스전극은 제3 전원에 연결되고, 트랜지스터(132)의 게이트전극은 노드(124)에 연결된다.
노드(130)는 트랜지스터(134)의 게이트전극에 연결된다. 트랜지스터(134)의 소스전극은 제3 전원에 연결되고, 트랜지스터(134)의 드레인전극은 트랜지스터(136)의 소스전극에 연결된다. 트랜지스터(136)의 게이트전극은 제2 전원에 연결되고, 드레인전극은 노드(138)에 연결된다.
노드(138)는 트랜지스터(140)의 드레인전극에 연결된다. 트랜지스터(140)의 게이트전극은 노드(120)에 연결되고, 소스전극은 제1 전원에 연결된다. 트랜지스터(142)의 소스전극은 제1 전원(VCC)에 연결되고, 드레인전극은 노드(138)에 연결되며, 게이트전극은 노드(144)에 연결된다. 트랜지스터(146)의 소스전극은 제1 전원에 연결되고, 게이트전극은 노드(138)에 연결되며, 드레인전극은 노드(144)에 연결된다. 트랜지스터(140, 142 및 146)의 기판은 제1 전원에 연결된다.
노드(144)는 트랜지스터(148)의 드레인전극에 연결된다. 트랜지스터(140)의 게이트전극은 제2 전원에 연결된다. 트랜지스터(148)의 소스전극은 트랜지스터(150)의 드레인 전극에 연결되고, 소스전극은 제3 전원에 연결되며, 게이트 전극은 노드(138)에 연결된다.
노드(138)는 트랜지스터(152)의 게이트전극에 연결된다. 트랜지스터(152)의 소스전극은 제3 전원에 연결되고, 드레인전극은 노드(154)에 연결된다. 노드(154)는 트랜지스터(156)의 소스전극에 연결된다. 트랜지스터(156)의 게이트전극은 노드(144)에 연결되고, 드레인전극은 제2 전원에 연결된다.
노드(154)는 트랜지스터(158)의 게이트전극에 연결된다. 트랜지스터(158)의 소스전극은 노드(160)에 연결된다. 노드(160)는 트랜지스터(162)의 드레인전극에 연결된다. 트랜지스터(162)의 게이트전극은 클럭신호(Ø Z)를 수신하도록 연결되고, 소스전극은 제2 전원에 연결된다. 노드(160)는 제4도의 트랜지스터(78)에서 부트스트랩 인에이블신호(BEBAR)를 수신하도록 연결된다.
트랜지스터(158)의 드레인전극은 노드(164)에 연결된다. 노드(164)는 트랜지스터(166)의 드레인전극에 연결된다. 트랜지스터(166)의 게이트 전극은 노드(144)에 연결되며, 소스전극은 제1 전원에 연결된다. 트랜지스터(166)의 기판은 제1 전원에 연결된다. 노드(144)는 트랜지스터(168)의 게이트전극에 연결된다. 트랜지스터(168)의 소스전극은 제3 전원에 연결되고, 드레인은 노드(170)에 연결된다. 노드(170)는 트랜지스터(172)의 소스전극에 연결된다. 트랜지스터(172)의 게이트전극은 노드(164)에 연결되고, 드레인 전극은 제2 전원에 연결된다.
노드(170)는 트랜지스터(174)의 게이트전극에 연결된다. 트랜지스터(174)의 소스전극은 제3 전원에 연결되고, 드레인 전극은 트랜지스터(176)의 소스전극에 연결된다. 트랜지스터(176)의 게이트전극은 제2 전원에 연결되고, 드레인전극은 노드(178)에 연결된다. 클럭신호(Ø 1)는 노드(178)에 공급되며, 트랜지스터(180)의 드레인전극에 노드(178)가 연결된다. 제1 전원에는 트랜지스터(180)의 소스전극이 연결되고, 노드(164)에는 트랜지스터(180)의 게이트전극이 연결된다. 트랜지스터(180)의 기판은 제1 전원에 연결된다.
[동작]
제4도 및 제6도를 참조하여 제3도의 실시예의 동작을 설명한다. 행 디코더회로(22)의 프리챠지동안 어드레스 신호(A3A4, A5A6, A7A8)는 로우상태로 되어(어드레스(A5A6)만 제6도에서 T1으로 도시하였고, 신호(A3A4, A7A8)는 신호(A5A6)과 동일함) 트랜지스터(58, 60, 61)는 턴오프한다. (이 세 트랜지스터는 직렬연결되어 있기 때문에, 이들 중 하나가 오프해도, 노드(52)에서 접지로의 경로를 차단할 수 있다). 그후 신호(Ø X)는 로우가 되어(제6도의 T2에서) 트랜지스터(50)를 턴온한다. 노드(52)는 대략 VCCP로 된다(제6도의 T3). 노드(52)의 VCCP는 트랜지스터 (70)를 턴온하고 트랜지스터(66)를 턴오프한다. 노드(64)는 턴온된 트랜지스터(68, 70)를 통해 제3 전원(VSS)(제6도의 T4에서)로 된다. 노드(64)의 VSS에 의해 트랜지스터(62)가 턴온된다. 도통된 트랜지스터(62)는 노드(52)의 전압을 VCCP로 클램프한다. 트랜지스터(62)는 래치 트랜지스터로서 동작하여, 다른 타이밍의 시퀀스동안 노드(52)의 전압을 VCCP로 유지한다.
제4도에서, 트랜지스터(50, 62, 66)의 기판들은 제1 전원(VCCP)에 결합된다. 이것은 트랜지스터(50, 62, 66)가 노드(52, 64)를 하이전압(VCCP)(예를 들면 5V)으로 풀업하기 때문에 필요하다. 트랜지스터(50, 62, 66)의 기판들이 VCC(예를 들면 3V)에 연결된다면, 전원인가시, 노드(52, 60)의 전압(VCCP)으로 인해, 트랜지스터(50, 62 및 66)의 드레인전극과 이들 트랜지스터의 기판간에 양의 전압강하를 초래 할 것이다. 그러면 트랜지스터(50, 62, 66)는 이들의 드레인-기판 접합이 순방향 바이어스되게 할 것이다. 이러한 순방향 바이어스는 트랜지스터를 래치업할 수도 있는 기판전류를 야기한다.
트랜지스터(54, 68)는 신뢰성 목적으로 바람직한 실시예에서 사용된다. 트랜지스터(54, 68)를 온 상태로 유지하도록 게이트 전극은 제2 전원에 연결된다. 트랜지스터(54, 68)의 게이트전극의 전압이 로우전압(VCC)(3V)이므로, 트랜지스터(54, 68)의 소스전극의 전압은 VCC-Vt로 제한되며, 여기서 Vt는 트랜지스터의 임계전압이다. 소스전극의 전압은 트랜지스터가 턴 오프할 것이기 때문에 VCC-Vt 이상 증가할 수 없다.
트랜지스터(58, 70)의 전압강하는 트랜지스터(54, 68)로 인해 VCC-Vt를 초과하지 않을 것이다. 이것은 본 발명의 장치가 소형이기 때문에 필요하다. 전압강하를 더 크게 하게 하면, 트랜지스터(58, 70)는 핫 캐리어 주입 및 기판전류로 인해 스위칭 동안에 신뢰할 수 없게 된다.
노드(64)의 전압(VSS)은 트랜지스터를 턴오프시켜 , 노드(74)가 접지로부터 분리된다. 노드(52)의 VCCP가 트랜지스터(76)에 공급됨으로써 턴온된다. 턴온되었을 때, 트랜지스터(76)는 노드(74)의 전압을 VCC로 클램프한다(제6도의 T4에서).
노드(64)의 VSS가 트랜지스터(80, 82, 84, 86)의 제1 단자에 공급된다. 트랜지스터(80, 82, 84, 86)들의 게이트전극의 전압이 VCCP이므로 이들 트랜지스터는 온 상태이다. 노드(64)의 VSS는 트랜지스터(80, 82, 84, 86)의 소스-드레인 경로를 통해 트랜지스터(88, 94, 100, 106)의 게이트전극으로 전달된다. 트랜지스터(88, 94, 100, 106)가 턴오프됨으로써 노드(90, 96, 102, 108)가 클럭신호(Ø 1-Ø 4)와 분리된다. 또한, VSS의 노드(64)에 의해 트랜지스터(78)가 오프됨으로써, BEBAR이 이를 통해 접지로 되지 않게 된다(제6도의 T5에서). 사실, 제6도의 시간 T3 이전에, 부트스트랩 인에이블 신호(BEBAR)가 상승하기 시작한다. 이는 로우 상태로 변화하는 클럭신호(Ø Z)(제5도)로 인한 것이다.
노드(74)의 VCC는 트랜지스터(92, 98, 104, 110)에 공급되어 턴온된다. 턴 온되었을 때 트랜지스터(92, 98, 104, 110)는 각각의 노드(90, 96, 102, 108)를 제3 전원(VSS)으로 클램프한다. 신호(WL1-4)는 로우전압을 가진 출력이며(제6도의 T5에서), 이에따라 메모리 셀로의 액세스가 회피된다. 제6도의 T2 이전에, 클럭신호(Ø 1)에 다음에 이어 신호(WL1)가 오고 이어서 클럭신호(Ø 1)가 감소하고 있기 때문에 신호 WL1는 로우상태이다.
메모리 장치를 액세스할 때, 클럭신호(Ø X)는 VCCP(제6도의 T6에서)로 구동되어 트랜지스터(50)를 턴오프한다. 다음에, 바람직하게는 온칩 상의 프리디코딩 회로는 액티브(하이)의 어드레스 신호(A3A4, A5A6, A7A8)를 발생한다(제6도에서 T7에 도시한 A5A6이며, A5A6와 A7A8는 거의 동시에 변화한다). 예를 들면, 어드레스 신호(A3A4, A5A6, A7A8)는 VCC로 구동되어 트랜지스터(58, 60, 61)를 턴온한다. 퓨즈(56)가 끊어지지 않으면 노드(52)의 전압은 접지로 된다(제6도의 T8에서). 그러나, 타이밍 지연으로 인해, 트랜지스터(62)는 트랜지스터(62)가 아직 온 상태이 므로 트랜지스터(54, 58 및 60)와 경합하고 있으며, 노드(52)의 전압을 VCCP로 하고 있다. 바람직하게 직렬의 트랜지스터(54, 58 및 60)가 온 트랜지스터(62)보다 큰 전류구동 능력을 갖기 때문에 이러한 경합은 제거된다. 따라서 트랜지스터(62)는 트랜지스터(54, 58, 60)에 의해 과구동되므로, 노드(52)의 전압은 VSS로 된다.
노드(52)의 VSS는 트랜지스터(70)를 턴오프하고 트랜지스터(66)를 턴온한다. 오프 트랜지스터(70)는 노드(64)를 제3 전원과 분리하고, 온 트랜지스터(66)는 노드(64)를 VCCP가 되게 한다(제6도의 T9에서), 노드(52)의 VSS는 트랜지스터(76)를 턴오프하여 VCC와 노드(74)가 분리되는데 또한 일조한다. 노드(64)의 VCCP는 노드(74)를 제3전원에 클램프하도록 트랜지스터(72)를 턴온한다. 노드(74)가 T8 이전에 VSS로 감소하고 있음을 유의한다. 이것은 제6도에서 T8이전에 노드(74)의 전압이 감소하여 신속하게 트랜지스터(76)가 턴오프하여 분리되고 노드(74)의 전압 V이 VCC부터 감소되기 때문이다. 마찬가지로, 거의 동시에 노드(64)의 전압이 증가하여 트랜지스터(72)를 신속하게 턴오프시킴으로써 노드(74)를 VSS로 클램프한다. 노드(74)의 VSS는 트랜지스터(92, 98, 104, 110)를 턴오프하여 노드(90, 96, 102, 108)를 제3전원과 분리시킨다.
노드(64)의 VCCP는 트랜지스터(80, 82, 84, 86)의 제1 단자에 공급된다. 트랜지스터(80, 82, 84, 86) 각각의 게이트전극은 하이전압(VCCP)를 가지고 제2 단자는 약 OV 전압을 가지므로 전류는 트랜지스터(80, 82, 84, 86)를 통해 흐를 것이다. 이 전류는 트랜지스터(88, 94, 100, 106)의 게이트와 소스전극간 기생 정전용량(89)을 충전한다. 기생 정전용량(89)은 전압 VCCP-Vt(제6도의 대략 T8에서)로 충전되며, 전압 VCCP-Vt는 트랜지스터(88, 94, 100, 106)의 게이트전극의 전압이다.
노드(90, 96, 102, 108)의 전압은 프리챠지 상태인 OV이다(제6도에서 T8이전). 트랜지스터(88, 94, 100, 106)의 게이트와 소스전극간 전압강하는 VCCP-Vt이다. 트랜지스터(88, 94, 100, 106)는 각각 턴온되어 노드(90, 96, 102, 108)를 결합함으로써 클럭신호(Ø 1-Ø 4)를 수신한다.
노드(64)의 VCCP는 트랜지스터(78)를 턴온하여 부트스트랩 인에이블 신호(BEBAR)를 공급하는 단자를 제3전원에 결합한다. 이로써 부트스트랩 인에이블 신호(BEBAR)는 VSS가 된다(제6도의 T10에서). 이 액티브 부트스트랩 인에이블 신호(BEBAR)에 의해 제3도의 클럭발생기(20)는 클럭신호(Ø 1∼Ø 4) 중 적어도 한 클럭 신호를 발생한다. 액티브 어드레스신호(A3A4, A5A6, A7A8)에 의해 부트스트랩 인에이블신호(BEBAR)는 액티브(로우)(제6도의 T8에서)되고 기생정전용량(89)은 완전히 충전됨(제6도의 T8에서)을 알 수 있을 것이다. 이에 따라 기생정전용량(89)이 충전된 후 클럭신호(Φ 1∼Φ 4) 중 한 클럭신호가 트랜지스터(88, 94, 102, 108)중 한 트랜지스터에 액티브상태(하이)로 공급된다.
클럭신호(Φ 1∼Φ 4)중 어느 하나라도 완전히 액티브(하이)되기 전에 기생정전용량(89)이 충전된다(제6도의 T8에서)된다는 것이 중요하다. 클럭신호(Φ 1∼Φ 4)중 어느 한 클럭신호라도 기생정전용량(89)이 완전히 충전되기 전에 하이로 구동되면, 부트스트래핑이 올바르게 작용하지 않는다. 클럭신호(Φ 1∼Φ 4)중 어느 한 클럭신호라도 가능한 가장 이른 시간보다 늦게 하이로 구동되면, 부트스트래핑은 올바르게 작용하나 액세스 시간은 증가될 것이다. 워드라인신호(WL1)는 제6도의 T8과 T11 사이에 도시한 바와같이 클럭신호(Φ 1) 다음에 이어진다.
제5도와 제7도는 클럭신호(Φ 1)의 발생을 예시한 것이다. 제6도와 제7에서 동일한 시간표시는 두 도면에 표시된 동일 시간을 나타내지 않는다. 프리챠지 사이클 동안에, 어드레스신호(A1A2)와 클럭신호(Φ Y, Φ Z)는 양호하게 VSS로서 순차 입력된다. 트랜지스터(126)는 신호(Φ Y)에 의해 턴오프되어 노드(124)이 제3전원에서 분리된다.
로우 클럭신호(Φ Y)는 트랜지스터(122)를 턴온하여, 노드(124)를 제2전원에 클램프한다(제7도의 T2에서). 노드(124)의 전압은 트랜지스터(132)를 턴온하여 노드(130)를 제3전원에 클램프하는 VCC이다. 노드(130)의 전압은 트랜지스터(134)를 턴오프하는 VSS이다. 오프 트랜지스터(134)는 온 트랜지스터(136)를 통해 노드(138)를 제3전원에서 분리한다. 트랜지스터(136, 148)는 트랜지스터(134 및 150) 양단간 전압 강하를 제한하는 동작을 한다.
로우 클럭신호(Φ Y)는 트랜지스터(140)를 턴온하여 노드(138)를 제1전원에 클램프한다(제7도의 T3에서). 노드(138)의 전압은 VCCP로 된다. 노드(138)의 전압이 상승함에 따라, 트랜지스터(146)가 턴오프되어 노드(144)가 제1전원에서 분리된다. 노드(138)의 전압상승은 트랜지스터(150)를 턴온하여, 턴온된 트랜지스터(148)를 통해 노드(144)를 제3전원에 결합한다(제7도의 T4에서). 노드(144)의 VSS는 노드(138)를 VCCP로 클램프하는 트랜지스터(142)를 턴온한다(제7도의 T5에서). 트랜지스터(142)는 노드(138)의 전압을 VCCP로 래치한다.
T8이전에 VCCP로 증가하는 노드(138)와, T8에서 VSS로 감소하는 노드(144)로 인해, 트랜지스터(152,159)는 각각 턴온 및 턴오프된다. 이로써 노드(154)의 전압은 VSS로 감소하게 된다(제7도의 T4에서). 노드(154)의 VSS는 트랜지스터(158)를 턴오프하여 노드(160)가 노드(164)에서 분리되게 한다. 트랜지스터(158)가 턴오프됨에 따라, 노드(164)의 전압이 증가한다. 클럭신호(Φ Z)의 VSS가 트랜지스터(162)를 턴온함으로써 노드(160)가 제2전원에 연결되어 BEBAR신호를 인액티브 상태로 만든다.
노드(144)의 VSS는 트랜지스터(166)를 턴온하여 노드(164)는 제1전원에 연결된다(제7 도의 T5에서). T5 이전에, 노드(144, 154)가 VSS로 감소함에 따라, 트랜지스터(166)가 턴온되어 노드(164)는 VCCP로 풀업되고, 트랜지스터(158)는 턴오프하여 노드(164)를 노드(160)와 분리한다. 그러므로, 노드(164)의 전압은 두 노드(144, 154)가 VSS에 도달하기 전에 증가한다. 노드(144)의 VSS는 트랜지스터(168)를 턴오프하여 노드(170)가 제3 전원에서 분리된다. 노드(164)의 VCCP는 트랜지스터(172)를 턴온하여 노드(170)를 제2 전원에 클램프한다(제7도의 T6에서). T6 이전에 트랜지스터(168, 172)가 각각 턴오프 및 턴온되기 때문에, 노드(170)의 전압이 증가하기 시작한다. 또한, 노드(164)의 VCCP는 트랜지스터(180)를 턴오프하여, 출력신호(Φ 1)가 취해지는 노드(178)가 제1 전원과 분리된다.
노드(170)의 VCC는 트랜지스터(174)를 턴온하여, 노드(178)를 온된 트랜지스터(176)를 통해 제3전원에 연결한다. 클럭신호(Φ 1)은 전압(VSS)(비활성)을 갖는 노드(178)로부터 공급되었다. 메모리 어레이를 액세스할 때 클럭신호(Φ Y)는 VCCP로 구동된다. 클럭신호(Φ Y)의 전압(VCCP)은 트랜지스터(122)를 턴오프하여 노드(124)가 제2전원에서 분리된다. 클럭신호(Φ Y)의 전압(VCCP)은 트랜지스터(126)를 턴온하여, 노드(124)를 제3전원에 클램프한다(제7도의 T7에서). 노드(124)의 전압(VSS)은 트랜지스터(132)를 턴오프하여, 노드(130)는 제3전원에서 언 클램프된다. 클럭신호(Φ Y)의 전압(VCCP)은 트랜지스터(128)를 턴온하여 어드레스 신호(A1A2)를 노드(130)에 전달한다. 어드레스 신호(A1A2)는 프리디코더회로(도시하지 않음)에 의해 생성되며, 제7도의 시간 T8에서 전압(VCC)를 가진 트랜지스터(128)의 소스-드레인 경로에 공급된다. 노드(130)의 전압은 VCC로 상승한다(제7도의 T9에서). 클럭신호(Φ Y)의 전압(VCCP)은 트랜지스터(140)를 턴오프하여, 노드(138)가 제1전원에서 분리된다. 노드(130)의 전압(VCC)은 트랜지스터(134)를 턴온하여, 노드(138)를 온된 트랜지스터(136)를 통해 제3전원에 클램프한다(제7도의 T10에서). 노드(130, 138)는 제7도의 시간(T5, T10) 사이에 도시된 바와 같이 대략 동시에 각각 상승 및 하강한다.
노드(138)의 전압(VSS)은 트랜지스터(150)를 턴오프하여, 온된 트랜지스터(148)를 통해 노드(144)가 제3전원에서 분리된다. 노드(138)의 전압(VSS)은 트랜지스터(152)를 턴오프하여 노드(154)가 제3전원에서 분리된다. 노드(138)의 전압 VSS은 트랜지스터(146)를 턴온하여, 노드(144)가 제1전원에 연결된다. 노드(144)의 전압은 VCCP로 증가하여 트랜지스터(142)를 턴오프한다. 트랜지스터(134, 136)가 트랜지스터(142)를 과구동함으로 인해, 노드(138)는 VCC로 클램프된 후에(제8도에서 T10에서) 노드(144)가 VCCP로 클램프된다(제7도의 T11에서).
노드(144)의 전압(VCCP)은 트랜지스터(156)를 턴온하여 노드(154)를 제2전원에 연결한다. 노드(138)는 VSS에 있어, 트랜지스터(152)가 오프됨을 상기하라. 노드(144)의 전압(VCCP)은 트랜지스터(166)를 턴오프하여, 노드(164)를 제1전원에서 분리한다. 노드(164)는 이 노드(164)의 정전용량으로 인해 전압(VCCP)을 계속 유지하고 있다. 노드(154)의 전압(VCC)은 트랜지스터(158)의 게이트전극에 인가된다. 그러나, 트랜지스터(158)는 적어도 한 Vtn까지 노드(160)를 넘지않기 때문에 턴온하지 않는다. 즉 노드(160)는 BEBAR이 아직 로우로 구동(제4도의 FET(78)에 의해) 되지 않으므로 전압(VCC)을 가진다. 노드(164)의 전압(VCCP)은 트랜지스터(172)를 온 상태로 유지하고 있어 노드(170)를 제2전원에 연결하고 있다. 그러나, 노드(144)의 전압(VCCP)은 트랜지스터(168)를 턴온하여 노드(170)를 제3전원에 연결한다(제7도의 T13에서). 노드(170)가 전압(VCC) 및 전압(VSS) 양자로 구동하는 경합은 트랜지스터(168)를 트랜지스터(172)보다 크게 만듦으로 해서 극복된다. 더 큰 트랜지스터(168)가 트랜지스터(172)를 과구동하므로 노드(170)의 전압이 전압(VCC)으로 된다. 노드(164)의 전압(VCCP)은 트랜지스터(180)를 턴오프상태로 유지하므 로 노드(178)이 제1전원과 분리된 상태를 유지한다. 노드(170)의 전압(VSS)은 트랜지스터(174)를 턴오프하여, 노드(178)가 제3전원에서 분리된다. 따라서, 신호(Ø 1)는 제1 및 제3전원의 어느 것에도 연결되지 않는다.
제4도와 제5도를 참조하여 부트스트래핑을 설명하기로 한다. 제4도에서, 트랜지스터(78)는 트랜지스터(88, 94, 100, 106)의 기생정전용량(89)이 충전되는 동안에 턴온된다. 충전 동안에, 부트스트랩 인에이블 신호(BEBAR)는 VSS로 연결된다(제6도의 T7-T12를 참조).
제5도에서, 부트스트랩 인에이블 신호(BEBAR)가 로우가 될때(제6도의 T10에서), 트랜지스터(158)의 소스전극의 전압은 VSS로 된다. 트랜지스터(158)의 게이트 전극의 전압은 전압(VCC)이므로, 트랜지스터(158)가 턴온된다. 이어서 노드(164)는 제4도의 트랜지스터(78)의 소스-드레인 경로를 통해 전압(VSS)으로 클램프된다(트랜지스터(166)는 오프임).
노드(164)의 전압(VSS)은 트랜지스터(172)를 턴오프하므로 노드(170)는 제2전원에서 분리되고 이에따라 노드(170)에서의 경합이 제거된다. 노드(164)의 전압(VSS)은 트랜지스터(180)를 턴온하여, 노드(178)를 제1전원에 연결한다. 트랜지스터(180)의 사이즈로 인하여, 노드(178)는 신속히 VCCP로 된다. 클럭신호(Ø 1)는 전압(VCCP)의 노드(178)(제6도의 T11)에서 제4도의 트랜지스터(88)로 공급된다.
제4도에서 트랜지스터(92)의 게이트전극의 전압이 VSS이므로(상기 설명한), 트랜지스터(92)는 오프상태이다. 노드(90)는 제3전원에서 분리된다. 트랜지스터(88)의 게이트전극의 전압은 VCCP-VT이다(제6도의 T8에서). 트랜지스터(88)는 온되어 전압(VCCP)을 가진 클럭신호(Ø 1)로부터의 전류를 노드(90)로 전도한다. 노드(90)(Ø 1)의 전압이 제6도의 T8과 T11 사이에서 증가하기 시작함에 따라, 기생정 전용량(89)은 노드(90)를 트랜지스터(88)의 게이트전극에 용량적으로 연결하며 이러한 게이트전극의 전압을 제6도의 T8과 T11 사이에 도시한 바와 같이 증가시킨다.
트랜지스터(88)의 게이트전극에서의 전압의 증가로 트랜지스터(80)가 턴오프하게 된다(트랜지스터(80)의 게이트전극의 전압이 트랜지스터(88)의 게이트전극의 증가전압보다 큰 한 임계전압 Vt이하이기 때문임).
트랜지스터(88)의 게이트전극에서의 증가전압은 VCCP+Vtv보다 큰 전압으로 증가시켜 노드(90)의 전압이 완전한(클럭신호(Ø 1)에 의해 공급된) VCCP에 도달하게 한다. 이어서 이 하이전압은 메모리셀 트랜지스터들(도시하지 않음)를 턴온하는데 사용되어, 메모리셀 내에 완전한 논리 "1" 레벨을 복구 또는 리프레쉬시킨다.
상기 설명한 타이밍 시퀸스는 양호한 실시예의 동작을 설명하기 위한 것이다. 타이밍 시퀸스에서의 변형은 본 발명의 범위에서 일탈하지 않는다. 그러나, 부트스트랩 인에이블 신호(BEBAR)는 기생정전용량(89)이 완전히 충전된 후 최소시간에 공급되게 클럭신호(Ø 1-Ø 4)중 적어도 하나를 발생하도록 공급된다.
본 발명의 중요한 양상은 어느 한 행 디코더라도 선택될 때 최소 낭비 시간으로, 그 선택된 워드라인을 적합하게 부트스트래핑할 수 있게, 대응하여 선택된 클럭 발생기가 이의 각각의 클럭신호를 하이로(VCCP)로 출력하게 시간을 맞추는 활성(로우) 부트스트랩 인에이블 신호(BEBAR)를 발생하는 것을 포함함을 알 것이다.
부트스트랩 인에이블 신호(BEBAR)가 어느 선택된 행 디코더에 의해 이의 대응하는 클럭발생기와 연계하여 생성됨을 또한 알 수 있다. 어느 선택된 행 디코더와 대응하는 클럭발생기가 신호(BEBAR)를 발생하기 때문에, 그 행 디코더 및 클럭발생기에 특유의 온도, 소자변동이 부트스트래핑 인에이블 신호(BEBAR)를 발생하는데 기여하므로 대응 워드라인 신호(WLX)를 발생함에 있어 보다 정밀한 타이밍을 달성한다. 따라서, 행 디코더와 클럭발생기의 변화를 고려하여 부트스트래핑을 정 밀하고 정확한 타이밍에 행한다.
또한, 행 디코더에 대한 트랜지스터(78)와 클럭발생기에 대한 트랜지스터(162)의 부가로 본 발명의 양호한 실시예를 용이하게 구현가능한데 이는 부트스트 랩 인에이블 신호(BEBAR)를 발생하는데 복잡한 회로를 이용하지 않기 때문이다. 그러므로 워드라인을 부트스트래핑하는 정확한 타이밍이 가능하게 하도록 신뢰성 및 칩면적이 엄격하게 보상되지 않는다.
전술한 설명이 본 발명의 양호한 실시예에 관한 것이며, 본 발명의 사상과 범위를 일탈하지 않는 다수 수정 및 변형이 가능하다.

Claims (6)

  1. 부트스트랩 디코더 회로에 있어서, 적어도 한 입력신호에 응답하여 부트스트랩 인에이블 신호를 제공하며, 적어도 하나의 워드라인 신호를 공급하기 위해 활성화되는 적어도 하나의 행 디코더; 및 상기 부트스트랩 인에이블 신호에 따라 클럭신호를 상기 적어도 한 행 디코더에 공급하는 적어도 하나의 클럭발생기를 포함하며, 상기 적어도 한 행 디코더 회로는 상기 클럭신호에 따라 상기 워드라인 신호를 공급하는 것을 특징으로 하는 부트스트랩 디코더 회로.
  2. 제1항에 있어서, 상기 적어도 한 행 디코더는 적어도 하나의 입력신호에 따라 상기 부트스트랩 신호를 발생하는 부트스트랩 인에이블신호 발생회로를 포함하는 것을 특징으로 하는 부트스트랩 디코더 회로.
  3. 부트스트랩 디코더 회로에 있어서, 적어도 하나의 선택신호와 적어도 하나의 제어신호를 수신하도록 연결되며 적어도 하나의 출력단자를 가진 행 디코더 회로; 적어도 또 다른 선택신호와 적어도 또 다른 제어신호를 수신하도록 연결되며 적어도 또 다른 출력단자를 가진 클럭발생기 회로; 및 상기 행 디코더회로와 상기 클럭발생기 회로에 연결된 부트스트랩 인에이블 신호회로를 포함하며, 상기 부트스트랩 인에이블 신호회로는 상기 적어도 한 선택 신호에 따라 부트스트랩 신호를 발생하며, 상기 클럭발생기는 상기 부트스트랩 신호에 따라 클럭신호를 발생하여 상기 클럭신호를 상기 또 다른 출력단자에 공급하며, 상기 행 디코더회로는 상기 클럭신호에 응답하여 워드라인 신호를 발생하며, 상기 워드라인 신호는 상기 적어도 하나의 출력단자에서 출력되는 것을 특징으로 하는 부트스트랩 디코더 회로.
  4. 제3항에 있어서, 상기 부트스트랩 인에이블 신호회로는 스위치를 구비하는 것을 특징으로 하는 부트스트랩 디코더 회로.
  5. 부트스트랩 디코더 회로를 동작시키는 방법에 있어서, 적어도 하나의 선택신호에 따라 적어도 하나의 정전용량 소자를 충전하는 단계; 상기 단계와 동시에 상기 적어도 한 선택신호에 따라 적어도 하나의 부트스트랩 인에이블 신호를 발생하는 단계; 상기 적어도 하나의 부트스트랩 신호에 따라 적어도 하나의 클럭신호를 발생하는 단계; 및 상기 클럭신호에 따라 적어도 하나의 워드라인 신호를 발생하는 단계를 포함하며, 상기 적어도 한 클럭신호는 상기 적어도 한 정전용량 소자가 완전히 충전됨과 동시에 상기 적어도 한 부트스트랩 신호에 따라 적시에 공급되는 것을 특징으로 하는 부트스트랩 디코더회로의 동작방법.
  6. 제5항에 있어서, 적어도 하나의 제어신호에 응답하여 부트스트랩 디코더 회로를 프리챠지하는 단계를 더 포함하는 것을 특징으로 하는 부트스트랩 디코더 회로의 동작방법.
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