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KR100279048B1 - 반도체 소자의 금속 배선층 형성 방법 - Google Patents

반도체 소자의 금속 배선층 형성 방법 Download PDF

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Abstract

다층 배선 공정에서 절연 물질을 통과하여 둘 이상의 평면에서 전도층을 연결시켜 주는 전기 전도의 경로인 콘택이나 비아(via)를 형성하는 금속 배선층을 형성 방법에 관한 것으로, 콘택이나 비아에 의해 전기적으로 접속하는 다층 배선 공정에서 콘택이나 비아 홀에 형성된 금속막을 평탄화하는 경우, 콘택이나 비아 홀이 형성된 전체 구조상에 금속막과 질화막을 순차적으로 증착한 후, 콘택이나 비아와 반대 패턴으로 형성된 리버스 마스크를 통해 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 질화막을 식각하며, 상기 질화막과 금속막을 인-시투 식각에 의해 질화막과 금속막의 식각 선택비를 조절하여 금속막의 홀 부분이 들어 가지 않고 표면이 평탄화 되게 함으로써, 금속 증착의 상태를 완벽하게 할 수 있고, 저항 증가로 인한 칩의 오류(failures)의 발생을 방지할 수 있다.

Description

반도체 소자의 금속 배선층 형성 방법{METAL LINE LAYER FORMATION METHOD IN SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자의 제조 공정 중 금속 배선층을 형성하는 방법에 관한 것으로, 보다 상세하게는 다층 배선 공정에서 절연 물질을 통과하여 둘 이상의 평면에서 전도층을 연결시켜 주는 전기 전도의 경로인 콘택이나 비아(via)를 형성하는 금속 배선층을 형성 방법에 관한 것이다.
일반적으로 다층 배선 구조는 복잡하고, 새로운 불량 모드가 발생할 가능성이 크다. 다층 배선 공정에서의 수율이나 신뢰성의 원인으로 가장 문제가 되는 것으로 금속 배선층의 스텝 커버리지(step coverage), 금속 배선층 간의 콘택 특성, 절연막의 핀 홀과 파티클 등이 있다.
이러한 다층 배선 구조에서는 각 금속 배선층 간에 존재하는 비아의 수는 극히 많고, 그것들이 모두 도통해서 아주 낮은 콘택 저항값을 가지고 있어야 한다.
그러면, 비아에 의해 전기적으로 접속되는 금속 배선층을 형성하는 종래의 방법을 첨부된 도 1a와 도 1b를 참조하여 설명한다.
먼저, 실리콘 웨이퍼 등의 하부 도전막(1) 상부에 절연막인 산화막(2)을 형성하고, 베리어 메탈(barrier metal)(3)과 금속막(4)을 순차적으로 증착하고, 포토리소그래피(photolithography) 공정에 의해 금속막(4)과 베리어 메탈(3)을 패터닝(patterning)하여 금속 배선층(3,4)을 형성한다. 그 다음, 금속 배선층(3,4)이 형성된 전체 구조상에 절연막(5)을 증착하고, 절연막(5)을 평탄화한다. 그리고, 포토리소그래피 공정에 의해 절연막(5)을 패터닝하여 금속 배선층(3,4)의 상부 일정 영역이 드러나도록 비아 홀(via hole)을 형성한다. 이 후에, 비아 홀이 형성된 전체 구조상에 티타늄/티타늄나이트라이드(Ti/TiN)로 된 베리어 메탈(6)과 텅스텐(7)을 순차적으로 증착하고, 텅스텐을 에치 백(etch back)을 한 후, 알루미늄(Al)의 금속막(8)을 증착하여 반도체 소자의 다층 배선을 형성한다.
이러한 다층 배선 공정에서 비아 홀이 형성된 전체 구조상에 텅스텐을 증착한 후, 텅스텐을 에치 백하게 되는 데, 이 때 하부 막질인 티타늄나이트라이드를 명확히 드러 내기 위해 과도 식각을 하게 된다. 여기서 도 1a에 도시된 바와 같이 비아 홀에 채워진 텅스텐은 홀 부분이 들어간 플러그 리세스(plug recess)가 발생하여, 이 후 금속막을 증착시 형태가 나빠 불안정한 접촉이 되고 저항이 증가하여 직류 파라미터(DC parameter) 측정시 저항이 기준치에서 벗어나 칩(chip)이 작동하 지 않게 된다.
또한, 도 1b에 도시된 바와 같이 텅스텐의 플러그 리세스가 심한 경우 알루미늄의 금속막(8) 증착 후에 보이드(void)(9)가 발생하여 저항이 증가하는 문제점을 발생한다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 반도체 소자의 다층 배선 공정에서 비아 홀 형성 된 전체 구조상에 텅스텐을 증착한 후, 텅스텐을 에치 백하는 경우 텅스텐의 홀 부분이 들어가는 플러그 리세스가 발생하는 것을 방지하는 데 있다.
도 1a와 도 1b는 종래의 방법에 따라 형성된 반도체 소자의 금속 배선층을 개략적으로 도시한 단면도이고,
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 콘택(contact)이나 비아에 의해 전기적으로 접속하는 다층 배선 공정에서 콘택이나 비아 홀에 형성된 금속막을 평탄화하는 경우, 콘택이나 비아 홀이 형성된 전체 구조상에 금속막과 질화막을 순차적으로 증착한 후, 콘택이나 비아와 반대 패턴으로 형성된 리버스 마스크를 통해 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 질화막을 식각하며, 상기 질화막과 금속막을 인-시투 식각(in-situ etch)에 의해 질화막과 금속막의 식각 선택비를 조절하여 금속막의 홀 부분이 들어 가지 않고 표면이 평탄화 되게 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비아에 의해 전기적으로 접속되는 금속 배선층을 형성하는 방법을 공정 순서에 따라 도시한 실리콘 웨이퍼의 단면도이다.
먼저, 도 2a에 도시한 바와 같이 실리콘 웨이퍼 등의 하부 도전막(21) 위에 절연막인 산화막(22)을 형성하고, 후속 공정에서 형성될 금속막(24)과 산화막(22) 사이에 합금화 방지를 위한 베리어 메탈(23)을 증착한 후, 금속막(24)을 증착한다.
그 다음, 금속 배선층을 제외한 베리어 메탈(23)과 금속막(24)을 감광막 패턴을 마스크로 한 플라즈마 식각에 의해 산화막(22)을 정지 식각막으로 하여 제거한 후, 남은 감광막 패턴을 제거한다. 그리고, 하부 금속 배선층(23,24)이 형성된 전체 구조상에 상부 금속 배선층과의 절연을 위하여 절연막(25)을 증착하고, 절연막(25) 위에 감광막을 도포하고, 비아 패턴이 형성된 마스크를 통하여 감광막을 노광 현상하여 비아 홀을 위한 감광막 패턴을 형성한다.
이후, 감광막 패턴을 마스크로 절연막(25)을 식각하여 비아 홀을 형성하고, 감광막 패턴을 제거한다. 그리고, 비아 홀이 형성된 전체 구조상에 티타늄나이트라이드나 티타늄/티타늄나이트라이드로 된 베리어 메탈(26)과 텅스텐으로 된 금속막(27) 및 질화막(28)을 순차적으로 증착한 후, 질화막(28) 위에 감광막(29)을 도포하고, 비아 패턴과 반대 패턴이 형성된 리버스 마스크를 통해 감광막 패턴(29)을 형성한다.
그리고, 도 2b에 도시된 바와 같이 감광막 패턴(29)을 마스크로 하여 텅스텐(27)을 식각 정지막으로 질화막(28)을 식각함으로써 비아 영역 및 그 상부에 만 질화막(28)이 남도록 한 후, 마스크로 사용되었던 감광막(29)을 제거한다.
이 후, 도 2c에 도시된 바와 같이 하부 막질인 티타늄나이트라이드막(26)이 드러나도록 텅스텐(27)을 식각하는 경우, 텅스텐(27)과 질화막(28)을 인-시투 식각(in-situ etch)에 의해 과도 식각에 의한 텅스텐의 홀 부분이 들어 가지 않고 표면에서 정지하도록 질화막(28)과 텅스텐(27)의 선택비를 질화막(28)의 두께에 따라 조절하여 텅스텐(27)의 상부가 베리어 메탈(26)의 상부와 평행이 되도록 평탄화한다. 그리고, 평탄화된 전체 구조상에 알루미늄의 금속막(30)을 증착하여 반도체 소자의 다층 배선을 형성한다.
이와 같이 본 발명은 텅스텐의 에치 백하는 경우 텅스텐과 질화막을 인-시투 식각에 의해 플러그 리세스를 방지함으로써, 금속 증착의 상태를 완벽하게 할 수 있고, 저항 증가로 인한 칩의 오류(failures)의 발생을 방지할 수 있다.

Claims (1)

  1. 콘택이나 비아 홀에 의해 금속 배선층을 전기적으로 연결하여 반도체 소자의 다층 배선을 형성하는 방법에 있어서,
    하부 금속 배선층이 형성된 전체 구조상에 상부 금속 배선층과의 절연을 위해 절연막을 증착하는 단계와;
    포토리소그래피 공정에 의해 금속 배선층간의 연결을 위한 콘택이나 비아 홀을 절연막에 형성하는 단계와;
    상기 콘택이나 비아 홀이 형성된 전체 구조상에 베리어 메탈과 금속막을 순차적으로 증착하는 단계와;
    상기 금속막 상부에 질화막을 증착하는 단계와;
    상기 질화막 상부에 콘택이나 비아 홀 패턴과 반대되는 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 마스크로 하여 상기 금속막을 식각 정지막으로 상기 질화막을 식각한 후, 마스크로 사용되었던 상기 감광막을 제거하는 단계와;
    상기 금속막과 질화막을 인-시투 식각에 의해 질화막과 금속막의 선택비를 질화막의 두께에 따라 조절하여 상기 금속막의 상부가 상기 베리어 메탈의 상부와 평행이 되도록 평탄화하는 단계와;
    상기 금속막을 에치 백한 전체 구조상에 금속막을 증착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
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