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KR100276653B1 - 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법 - Google Patents

스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법 Download PDF

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KR100276653B1
KR100276653B1 KR1019980034948A KR19980034948A KR100276653B1 KR 100276653 B1 KR100276653 B1 KR 100276653B1 KR 1019980034948 A KR1019980034948 A KR 1019980034948A KR 19980034948 A KR19980034948 A KR 19980034948A KR 100276653 B1 KR100276653 B1 KR 100276653B1
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윤종용
삼성전자주식회사
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Abstract

본 발명은 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을 구비한 반도체 메모리 장치의 구동방법을 공개한다. 그 방법은 소거시에 소스 영역에 접지전압을 인가하고, 드레인 영역에 접지전압 또는 접지전압보다 낮은 부의 전압을 인가하고, 컨트롤 게이트에 고전압을 인가하고, 기판에 부의 전압을 인가함에 의해서 수행되고, 프로그램시에 드레인 영역에 고전압을 인가하고, 소스 영역에 접지전압을 인가하고, 컨트롤 게이트에 문턱전압을 인가하고, 기판에 부의 전압을 인가함에 의해서 수행되고, 리드시에 소스 영역에 리드 전압을 인가하고, 드레인 영역 및 기판에 접지전압을 인가하고, 컨트롤 게이트에 기준전압을 인가함에 의해서 수행된다. 즉, 프로그램시에 기판에 부의 전압을 인가함에 의해서 펀치 스루 현상을 제거함으로써 프로그램 간섭문제를 해결하고, 소거시에 컨트롤 게이트와 플로팅 게이트사이의 전압 차를 크게 함으로써 소거 동작을 빠르게 수행하여 인듀어런스 특성을 개선할 수 있다.

Description

스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을 구비한 반도체 메모리 장치의 구동방법
본 발명은 스프릿 게이트형(split gate type) 불휘발성 메모리 셀의 구동방법에 관한 것으로, 특히 프로그램 간섭(disturbance) 및 인듀어런스 특성 문제를 해결할 수 있는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을 구비한 반도체 메모리 장치의 구동 방법에 관한 것이다.
스프릿 게이트형 불휘발성 메모리 셀은 미국 특허 번호 5,045,488호에 "단일 트랜지스터 불휘발성 반도체 메모리 장치의 제조 방법(method of manufacturing a single transistor non-volatile semiconductor device)"이라는 명칭으로, 그리고, 미국 특허 번호 5,029,130호에 "단일 트랜지스터 불휘발성 전기적으로 소거가능한 반도체 메모리 장치(single transistor non-volatile electrically alterable semiconductor memory device)"라는 명칭으로 공개되어 있다.
도1은 종래의 스프릿 게이트형 불휘발성 메모리 셀의 구조를 나타내는 것으로, 미국 특허(U.S.P No. 5,045,488, 및 5,029,130)에 의해 공개되어 있는 구조이다.
반도체 기판(10)에 소스 영역(12)과 드레인 영역(14)이 형성되고, 소스 영역(12)과 드레인 영역(14)사이는 채널 영역(16)이 된다. 절연층(18)은 소스 영역(12), 채널 영역(16), 및 드레인 영역(14)위에 형성되고, 플로팅 게이트(20)는 채널 영역(16)과 드레인 영역(14)의 일부분의 상부의 절연층(18)의 위에 형성된다. 절연층(22)은 플로팅 게이트(20)의 위에 형성되고, 절연층(24)은 컨트롤 게이트(26)와의 절연을 위하여 형성된다. 컨트롤 게이트(26)는 소스 영역(12)와 채널 영역(16)의 일부분의 상부의 절연층(18)위와 절연층(24)의 일부분 위에 형성된다.
도1에 나타낸 스프릿 게이트형 불휘발성 메모리 셀의 동작을 도2 내지 도4를 이용하여 설명하면 다음과 같다.
도2는 종래의 도1에 나타낸 스프릿 게이트형 불휘발성 메모리 셀의 소거 방법을 설명하기 위한 것으로, 소스 영역(12)과 드레인 영역(14)에 동일 전위인 0V를 인가하고, 컨트롤 게이트(26)에는 소스 영역(12)과 드레인 영역(14)에 인가되는 전위보다 높은 고전위(Vpp)를 인가한다.
이때, 플로팅 게이트(20)로부터 기판(10)과 드레인 영역(14)까지의 강한 커플링(coupling)은 플로팅 게이트(20)의 전압을 강하한다. 이러한 전압 강하는 F-N터널링(Fowler-Nordheim tunneling) 매카니즘에 의해서 플로팅 게이트(20)로부터 컨트롤 게이트(26)까지 전자가 통과하도록 한다. 따라서, 플로팅 게이트(20)의 전자가 컨트롤 게이트(26)로 이동함에 의해서 소거 동작이 이루어진다. 소거 동작을 수행함에 의해서 플로팅 게이트(20)는 양으로 충전된다. 즉, 소거 동작은 플로팅 게이트(20)와 컨트롤 게이트(26)사이의 전압 차에 의해서 수행된다.
도3은 종래의 도1에 나타낸 스프릿 게이트형 불휘발성 메모리 셀의 프로그램 방법을 설명하기 위한 것으로, 컨트롤 게이트(26)에 문턱전압(Vth)이 인가되고, 드레인 영역(14)에 고전압(Vpp)이 인가되고, 소스 영역(12)에 0V가 인가되고, 기판(10)에 0V를 인가함으로써 프로그램이 수행된다.
드레인 영역(14)에 고전압(Vpp)이 인가되면, 플로팅 게이트(20)의 전위가 올라가고, 플로팅 게이트(20) 아래의 채널 영역이 온된다. 그리고, 컨트롤 게이트(26)에 문턱전압(Vth)이 인가되어 컨트롤 게이트(26) 아래의 채널 영역은 약간 온된다. 그래서, 전자는 소스 영역(12)에서 드레인 영역(14)으로 흐르기 시작한다. 그리고, 이 전자는 플로팅 게이트(20)로 부터의 정전기력 때문에 절연층(18)을 통하여 플로팅 게이트(20)내로 주입됨에 의해서 프로그램이 수행된다. 따라서, 플로팅 게이트(20)가 음으로 충전되어 "0"으로 프로그램된다.
즉, 메모리 셀의 드레인 영역에 고전압(Vpp)을 인가하여, 전압에 의한 커플링에 의해서 플로팅 게이트(20)가 소정의 전압으로 유기되고 컨트롤 게이트(26)에 소정의 전압(컨트롤 게이트와 채널에 의해 형성되는 트랜지스터의 문턱전압(Vth))을 인가하여 소스 영역(12)과 드레인 영역(14)사이에 전류가 흐를 때 발생하는 채널 핫 전자 주입에 의해서 플로팅 게이트로 전자를 주입시킴에 의해서 프로그램이 수행된다.
도4는 종래의 도1에 나타낸 스프릿 게이트형 불휘발성 메모리 셀의 리드 방법을 설명하기 위한 것으로, 컨트롤 게이트(26)에 기준전압(Vref)을 인가하고, 드레인 영역(14)에 0V를 인가하고, 소스 영역(12)에 2V를 인가하고, 기판(10)에 0V를 인가함으로써 리드 동작이 수행된다.
만일, 플로팅 게이트(20)가 양으로 충전되어 있다면, 플로팅 게이트(20) 바로아래의 채널 영역(16)은 온된다. 컨트롤 게이트(26)가 컨트롤 게이트(26) 아래의 채널 영역을 온하기 위한 기준전압(Vref)으로 올라가면 전자는 드레인 영역(14)으로부터 소스 영역(12)으로 흐를 것이다. 그래서, "1"의 데이터가 리드된다.
반대로, 만일 플로팅 게이트(20)가 음으로 충전되어 있다면, 플로팅 게이트(20) 바로 아래의 채널(16) 영역은 약간 온되거나, 오프된다. 그래서, 컨트롤 게이트(26)와 소스 영역(12)은 컨트롤 게이트(26) 아래의 채널 영역을 온하기 위하여 리드 전압으로 올라간다. 플로팅 게이트(20) 바로 아래의 채널 영역은 온되지 않는다. 그래서, 전류가 채널을 통하여 흐르지 못하게 된다. 그래서, "0"의 데이터가 리드된다.
다시 말하면, 플로팅 게이트(20)가 양으로 충전되어 있다면, 채널(16)을 통한 전류가 발생하여 "1"의 데이터가 리드되고, 반대로, 플로팅 게이트(20)가 음으로 충전되어 있다면, 채널(16)을 통한 전류가 발생하지 않아 "0"의 데이터가 리드된다.
결과적으로, 리드 동작은 소스 영역(14)과 컨트롤 게이트(26)에 소정의 전압을 인가하여 메모리 셀에 흐르는 전류의 유, 무로 데이터를 판독하게 된다. 이러한 리드 동작은 컨트롤 게이트에 의한 채널 영역과 플로팅 게이트에 의한 채널 영역에 모두 채널이 형성되어야만 셀 전류가 흐르게 된다.
그러나, 상술한 바와 같은 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치는 프로그램 동작 수행시에 선택 셀의 워드 라인에 문턱전압(Vth), 비선택 셀의 워드 라인에 0V, 선택 셀의 비트 라인에 0V, 비선택 셀의 비트 라인에 전원전압(Vcc), 선택 셀의 드레인에 고전압(Vpp), 비선택 셀의 드레인에 0V를 인가됨으로써 소스와 드레인간 전류를 유발시켜서 CHEI방식으로 프로그램 동작이 수행된다. 이와같은 프로그램 조건에서 선택 셀의 드레인과 공통으로 연결된 드레인을 가진 비선택 셀이 소거 상태인 경우에 즉, 이 상태에서 비선택 셀의 드레인에는 고전압(Vpp)이 인가되고, 플로팅 게이트는 양으로 충전되어 있고, 소스에는 0V가 인가되고, 기판에는 0V가 인가되는데, 이때, 컨트롤 게이트와 소스로 0V가 인가되고 있지만 펀치 스루(punch through)현상에 의해 채널이 형성되어 전류가 흐르게 되고, 이때, 채널에 유기된 전자들이 플로팅 게이트로 유입되어 프로그램이 됨으로써 온 셀을 오프 셀로 만들게 되는 프로그램 간섭 문제를 유발하게 된다.
또한, 종래의 스프릿 게이트형 메모리 셀들을 구비한 반도체 메모리 장치는 프로그램 동작과 소거 동작을 반복적으로 수행함으로 인해서 소거 동작시에 플로팅 게이트의 전자가 컨트롤 게이트쪽으로 완전히 빠져 나가야 하는데, 완전하게 빠져 나가지 못하고 터널링 절연막사이에 갇히게 됨으로써 동작 횟수가 증가함에 따라 문턱전압을 점차적으로 상승하여 인듀어런스(endurance) 특성상의 문제를 유발하게 된다.
본 발명의 목적은 프로그램 간섭 문제와 인듀어런스 특성을 개선할 수 있는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법을 제공하는데 있다.
본 발명의 다른 목적은 상술한 바와 같은 목적을 달성하기 위한 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 구동방법은 기판, 상기 기판에 좌우로 분리되어 형성된 제1 영역과 제2 영역, 상기 제1 및 제2 영역과 제1 및 제2 영역사이의 기판위에 형성된 제1절연층, 상기 제2 영역의 일부와 상기 제1 및 제2 영역사이의 일부 영역의 위에 형성된 상기 1절연층의 위에 형성된 플로팅 게이트, 상기 플로팅 게이트의 위 및 일면에 형성된 제2절연층, 및 상기 제1 영역과 상기 제1 및 제2 영역사이의 다른 일부 영역의 위에 형성된 상기 제1절연층과 상기 플로팅 게이트의 위에 형성된 제2절연층의 일부의 위에 형성된 컨트롤 게이트를 구비한 스프릿 게이트형 불휘발성 메모리 셀의 구동방법에 있어서, 상기 제1 영역에 제1전압, 상기 제2 영역에 상기 제1전압 또는 상기 제1전압보다 낮은 부의 전압, 상기 컨트롤 게이트에 고전압, 상기 기판에 상기 부의 전압을 각각 인가함에 의해서 소거 동작을 수행하는 단계, 상기 제2 영역에 상기 고전압, 상기 제1 영역에 상기 제1전압, 상기 컨트롤 게이트에 제2전압, 상기 기판에 상기 부의 전압을 각각 인가함에 의해서 프로그램 동작을 수행하는 단계, 및 상기 제2 영역에 제1전압, 상기 제1 영역에 리드 전압, 상기 컨트롤 게이트에 기준전압, 상기 기판에 상기 제1전압을 각각 인가함에 의해서 리드 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동방법은 복수개의 비트 라인들에 각각 연결된 제1전극들과 복수개의 워드 라인들에 각각 연결된 컨트롤 게이트들과 공통 라인에 연결된 제2전극들을 가진 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동 방법에 있어서, 상기 복수개의 메모리 셀들에 대한 소거 동작을 수행하기 위하여 상기 공통 라인에 제1전압 또는 상기 제1전압보다 낮은 부의 전압, 상기 복수개의 비트 라인들에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 부의 전압, 상기 복수개의 워드 라인들에 고전압을 각각 인가함에 의해서 소거동작을 수행하는 단계, 상기 복수개의 메모리 셀들중 선택된 셀에 대하여 프로그램 동작을 수행하기 위하여, 상기 선택된 셀의 비트 라인에 상기 제1전압, 비선택 셀들의 비트 라인에 전원전압, 상기 선택된 셀의 워드 라인에 제2전압, 상기 비선택 셀들의 워드 라인에 상기 제1전압, 상기 선택된 셀의 공통 라인에 고전압, 상기 비선택 셀들의 공통 라인에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 부의 전압을 각각 인가함에 의해서 프로그램 동작을 수행하는 단계, 및 상기 복수개의 메모리 셀들중 선택된 셀에 대하여 리드 동작을 수행하기 위하여, 상기 선택된 셀의 비트 라인에 리드 전압, 비선택 셀들의 비트 라인에 상기 제1전압, 상기 선택된 셀의 워드 라인에 기준전압, 상기 비선택 셀들의 워드 라인에 상기 제1전압, 상기 선택 및 비선택 셀들의 공통 라인에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 제1전압을 각각 인가함에 의해서 리드 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 스프릿 게이트형 불휘발성 메모리 셀의 구조를 나타내는 것이다.
도2는 종래의 스프릿 게이트형 불휘발성 메모리 셀의 소거 방법을 설명하기 위한 것이다.
도3은 종래의 스프릿 게이트형 불휘발성 메모리 셀의 프로그램 방법을 설명하기 위한 것이다.
도4는 종래의 스프릿 게이트형 불휘발성 메모리 셀의 리드 방법을 설명하기 위한 것이다.
도5는 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 소거 방법을 설명하기 위한 것이다.
도6은 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 프로그램 방법을 설명하기 위한 것이다.
도7은 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 리드 방법을 설명하기 위한 것이다.
도8은 기판 전압에 따라 소거 문턱전압의 변화를 시간에 따라 나타낸 소거 속도를 나타내는 그래프이다.
도9는 기판 전압에 따라 프로그램 소거 반복 가능 횟수를 나타낸 인듀어런스 특성을 나타내는 그래프이다.
도10은 기판 전압의 변화에 따른 프로그램 문턱전압의 변화를 시간에 따라 나타낸 프로그램 간섭 특성을 나타내는 그래프이다.
도11은 기판 전압의 변화에 따른 프로그램 문턱전압의 변화를 시간에 따라 나타낸 프로그램 속도를 나타내는 그래프이다.
도12는 도1에 나타낸 메모리 셀들을 구비한 반도체 메모리 장치의 구동방법을 설명하기 위한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을 구비한 반도체 메모리 장치의 구동 방법을 설명하면 다음과 같다.
도5는 본 발명의 도1에 나타낸 스프릿 게이트형 불휘발성 메모리 셀의 소거 방법을 설명하기 위한 것으로, 컨트롤 게이트(26)에 고전압(Vpp)을 인가하고, 소스 영역(12)에 0V를 인가하고, 드레인 영역(14)에 0V 또는 -V를 인가하고, 기판(10)에 -V를 인가함에 의해서 소거 동작이 수행된다.
소거 동작은 컨트롤 게이트(26)와 플로팅 게이트(20)사이의 전압 차에 의해서 플로팅 게이트(20)내의 전자가 컨트롤 게이트(26)쪽으로 이동함에 의해서 수행되는데, 컨트롤 게이트(26)에 고전압이 인가되고, 플로팅 게이트(20)에 네거티브 전압이 유기되도록 하기 위하여 기판(10)에 -V를 인가함에 의해서 컨트롤 게이트(26)와 플로팅 게이트(20)사이의 전압 차를 크게함으로써 플로팅 게이트(20)내의 전자를 컨트롤 게이트(26)쪽으로 더 빨리 이동시킴으로써 소거 속도가 개선된다.
더 바람직한 방법으로는, 드레인 영역(14)에도 기판(10)과 같은 -V를 인가함에 의해서 플로팅 게이트(20)의 전압을 더 빨리 낮추어 플로팅 게이트(20)와 컨트롤 게이트(26)사이의 전압 차가 더 빨리 커지게 함으로써 플로팅 게이트(20)내의 전자를 컨트롤 게이트(26)쪽으로 더 빨리 이동시켜 소거 동작을 더 효과적으로 수행할 수 있게 된다.
따라서, 소거 동작시에 플로팅 게이트의 전압을 빨리 낮추어줌으로써 플로팅 게이트로부터 컨트롤 게이트쪽으로 전자를 더 빨리 이동시켜 터널링 절연막사이에 전자가 갇혀 빠져 나가지 못하는 전자 트랩 현상에 의해 셀의 소거 문턱전압을 상승하는 문제점을 해결할 수 있게 된다. 즉, 인듀어런스 특성상의 문제점을 해결할 수 있다.
도8은 기판 전압에 따른 소거 문턱전압의 변화를 시간에 따라 나타낸 소거 속도를 나타내는 그래프이다.
도8은 기판 전압이 0V에서 -1V 또는 -2V로 낮아짐에 따라 시간에 따른 문턱전압의 감소가 증가하여 소거 속도가 빨라지는 것을 나타내고 있다.
이러한 현상은 소거 동작에서 기판 전압을 낮춘 것으로 플로팅 게이트(20)에 유기되는 전압을 Vf라고 하면, 전압(Vf)은 소거 전압(Vpp), 부의 기판 전압(-V), 그리고, 플로팅 게이트(20)를 감싸고 있는 옥사이드 캐패시터에 의해서 결정되어지며, 아래의 식으로 나타낼 수 있다.
Vf = (Ctunnel/Ctotal) × Vpp-V
Ctotal = Cdrain + Cchannel + Ctunnel
상기 식에서, Cdrain는 플로팅 게이트(20)와 드레인 영역(14)사이에 형성되는 캐패시터를, Cchannel은 플로팅 게이트(20)와 채널 영역(16)사이에 형성되는 캐패시터를, Ctunnel은 플로팅 게이트(20)와 컨트롤 게이트(26)사이의 터널링 절연막에 형성되는 캐패시터를 각각 나타낸다.
상기 식으로부터, 기판 전압이 낮아짐으로써 플로팅 게이트(20)와 컨트롤 게이트(26)사이의 전압 차를 더욱 크게 유도하여 소거 동작이 빠르게 수행될 수 있음을 알 수 있다.
즉, 종래의 소거 동작시에 메모리 셀의 플로팅 게이트(20)에 유기되는 전압(Vf)이 (Ctunnel/Ctotal) × Vpp으로 나타내어지므로 상기 식에 의해서 얻어지는 전압(Vf)보다 낮은 전압이 플로팅 게이트(20)에 유기된다. 따라서, 플로팅 게이트(20)와 컨트롤 게이트(26)사이의 전압 차가 더욱 커지게 되어 소거 동작이 빠르게 수행될 수 있다.
도9는 기판 전압에 따른 프로그램 소거 반복 가능 횟수를 나타낸 인듀어런스 특성을 나타내는 그래프이다.
도9은 기판 전압이 0V에서 -1V로 낮아짐에 따라 소거 문턱전압의 변화가 작음을 나타내고 있다.
따라서, 본 발명의 구동방법에 의해 소거 문턱전압의 변화가 작아짐으로써 프로그램 소거 반복 횟수를 증가시켜 인듀어런스 특성이 개선된다.
도6은 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 프로그램 방법을 설명하기 위한 것으로, 컨트롤 게이트(26)에 문턱전압(Vth)을 인가하고, 소스 영역(12)에 0를 인가하고, 드레인 영역(14)에 고전압(Vpp)을 인가하고, 기판(10)에 -V를 인가함에 의해서 프로그램 동작이 수행된다.
프로그램 동작은 소스 영역(12)과 드레인 영역(14)에 인가되는 전압 차에 의해서 채널 영역에 전자가 유기되고, 이 유기된 전자가 플로팅 게이트쪽(20)으로 이동함에 의해서 수행된다. 즉, 상술한 도3의 설명에서와 같은 방법으로 동작이 수행된다.
그런데, 도3의 프로그램 동작시와는 달리 기판(10)에 부의 전압을 인가하여 프로그램을 수행하는 것이다. 이는 프로그램 간섭 문제를 해결하기 위한 방법으로, 프로그램시에 선택 셀의 드레인과 공통으로 묶여있는 비선택 셀의 상태가 소거 상태인 경우에 기판 전압을 감소함으로써 플로팅 게이트의 전압을 감소하여 비선택 소거 셀의 문턱전압을 상승한다. 이에 따라, 프로그램시에 발생할 수 있는 펀치 스루 현상을 제거하여 온 셀이 오프 셀로 프로그램되는 것을 방지하게 된다. 따라서, 프로그램 간섭 문제가 해결된다.
도10은 기판 전압의 변화에 따른 비선택 소거 셀의 프로그램 문턱전압의 변화를 시간에 따라 나타낸 프로그램 간섭 특성을 나타내는 그래프이다.
도10은 프로그램시에 기판 전압을 감소시킴으로써 시간에 따라 소거 문턱전압이 거의 변화하지 않음을 나타내고 있다.
즉, 기판 전압을 0V에서 -1V로 변화함으로써 비선택 소거 셀의 소거 문턱전압이 변하지 않고 거의 일정하게 된다. 이러한 현상은 프로그램 동작시에 기판 전압의 감소로 비선택 셀의 펀치 스루 현상을 개선함으로써 프로그램 간섭 문제를 해결할 수 있기 때문이다.
도11은 프로그램시 기판 전압에 따른 문턱전압의 변화를 시간에 따라 나타낸 프로그램 속도를 나타내는 그래프이다.
도11은 기판 전압이 0V일 때나 -1V일 때에 시간에 따른 문턱전압의 변화가 거의 동일하여 프로그램 속도에는 영향이 없음을 나타낸다.
도7은 본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 리드 방법을 설명하기 위한 것으로, 리드 방법은 도4에 나타낸 종래의 리드 방법과 동일하므로 도4의 설명을 참고하기 바란다.
본 발명의 스프릿 게이트형 메모리 셀의 구동방법은 프로그램시에 기판에 부의 전압을 인가함으로써 펀치 스루 현상을 제거하여 프로그램 간섭 문제를 해결하고, 소거시에 기판과 드레인 영역에 부의 전압을 인가함에 의해서 전자 트랩 현상에 의한 문턱전압의 상승을 방지하여 인듀어런스 특성을 개선할 수 있다.
도12는 본 발명의 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동방법을 설명하기 위한 것으로, n개의 워드 라인들(WL1, WL2, ..., WLn), m개의 비트 라인들(BL1, BL2, ..., BLm), m개의 비트 라인들 각각에 병렬로 연결된 소스들과 n개의 워드 라인들에 각각 연결된 컨트롤 게이트들을 가진 복수개의 메모리 셀들(MC11, MC12, ..., MCnm)로 구성되어 있다. 그리고, 복수개의 메모리 셀들의 드레인은 각각의 공통 단자(S1, S2, ..., S(n/2))에 공통으로 연결되고, 각각의 메모리 셀들의 기판은 단자(B)에 공통으로 연결된다.
상술한 바와 같이 구성된 반도체 메모리 장치의 구동방법을 설명하면 다음과 같다.
소거 동작은 n개의 워드 라인들 각각에 고전압을 인가하고, m개의 비트 라인들 각각에 0V를 인가하고, 기판에 연결된 단자(B)에 -V를 인가하고, 공통 단자(S)에 0V 또는 -V를 인가함에 의해서 수행된다.
플로팅 게이트와 컨트롤 게이트사이의 전압 차를 크게함에 의해서 소거 동작이 빠르게 수행될 수 있으므로, 공통 단자(S)로 0V를 인가하는 것보다 -V를 인가함에 의해서 더 빠르게 소거 동작이 수행된다. 따라서, 인듀어런스 특성이 개선될 수 있다.
다음으로, 메모리 셀(MC11)의 프로그램 동작을 설명하면, 선택된 셀의 워드 라인(WL1)으로 문턱전압(Vth)을 인가하고, 비트 라인(BL1)으로 0V를 인가하고, 공통 단자(S1)로 고전압을 인가하고, 단자(B)에 -V를 인가하고, 비선택 셀의 워드 라인들(WL2, ..., WLn)로 문턱전압을 인가하고, 비트 라인으로 전원전압을 인가하고, 공통 단자(S2, ..., S(n/2))로 0V를 인가함에 의해서 메모리 셀(MC11)의 프로그램 동작이 수행된다.
종래의 방법에 의해서 프로그램을 수행하게 되면, 비선택 셀(MC21)이 소거 상태인 경우에 온 셀이 오프 셀로 프로그램되는 문제점이 발생하게 되지만, 본 발명의 방법에 의해서 프로그램을 수행하게 되면, 즉, 기판에 부의 전압을 인가하게 되면 비선택 셀(MC21)이 소거상태이더라도 펀치 스루 현상이 발생하지 않게 되어 프로그램 간섭 문제가 해결될 수 있다.
마지막으로, 메모리 셀(MC11)의 리드 동작을 설명하면, 선택된 셀의 워드 라인(WL1)에 기준전압(Vref)을 인가하고, 비트 라인(BL1)에 리드 전압(2V)를 인가하고, 공통 단자(S1)에 0V를 인가하고, 단자(B)에 0V를 인가하고, 비선택 셀의 워드 라인들(WL2, ..., WLn), 비트 라인들(BL2, BL3, ..., BLm), 공통 단자(S2, ..., S(n/2))에 0V를 인가함에 의해서 메모리 셀(MC11)의 리드 동작이 수행된다.
따라서, 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동방법은 프로그램시에 기판에 부의 전압을 인가하고, 소거시에 기판과 드레인에 부의 전압을 인가함으로써 프로그램 간섭 문제와 인듀어런스 특성을 개선할 수 있다.
본 발명의 스프릿 게이트형 불휘발성 메모리 셀의 구동방법은 프로그램 간섭 문제를 해결하고 인듀어런스 특성을 개선할 수 있다.
따라서, 본 발명의 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체메모리 장치의 구동방법은 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 구동방법은 반도체 메모리 장치의 저전원전압화에 부응하는 기술로, 저전원전압으로 동작하는 반도체 메모리 장치에의 적용이 용이하다.

Claims (12)

  1. 기판;
    상기 기판에 좌우로 분리되어 형성된 제1 영역과 제2 영역;
    상기 제1 및 제2 영역과 제1 및 제2 영역사이의 기판위에 형성된 제1절연층;
    상기 제2 영역의 일부와 상기 제1 및 제2 영역사이의 일부 영역의 위에 형성된 상기 1절연층의 위에 형성된 플로팅 게이트;
    상기 플로팅 게이트의 위 및 일면에 형성된 제2절연층; 및
    상기 제1 영역과 상기 제1 및 제2 영역사이의 다른 일부 영역의 위에 형성된 상기 제1절연층과 상기 플로팅 게이트의 위에 형성된 제2절연층의 일부의 위에 형성된 컨트롤 게이트를 구비한 스프릿 게이트형 불휘발성 메모리 셀의 구동방법에 있어서,
    상기 제1 및 제2 영역에 제1전압, 상기 컨트롤 게이트에 고전압, 상기 기판에 상기 제1전압보다 낮은 부의 전압을 각각 인가함에 의해서 소거 동작을 수행하는 단계;
    상기 제2 영역에 상기 고전압, 상기 제1 영역에 상기 제1전압, 상기 컨트롤 게이트에 제2전압, 상기 기판에 상기 부의 전압을 각각 인가함에 의해서 프로그램 동작을 수행하는 단계; 및
    상기 제2 영역에 제1전압, 상기 제1 영역에 리드 전압, 상기 컨트롤 게이트에 기준전압, 상기 기판에 상기 제1전압을 각각 인가함에 의해서 리드 동작을 수행하는 단계를 구비한 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법.
  2. 제1항에 있어서, 상기 제1전압은
    접지전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법.
  3. 제1항에 있어서, 상기 제2전압은
    문턱전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법.
  4. 기판;
    상기 기판에 좌우로 분리되어 형성된 제1 영역과 제2 영역;
    상기 제1 및 제2 영역과 제1 및 제2 영역사이의 기판위에 형성된 제1절연층;
    상기 제2 영역의 일부와 상기 제1 및 제2 영역사이의 일부 영역의 위에 형성된 상기 1절연층의 위에 형성된 플로팅 게이트;
    상기 플로팅 게이트의 위 및 일면에 형성된 제2절연층; 및
    상기 제1 영역과 상기 제1 및 제2 영역사이의 다른 일부 영역의 위에 형성된 상기 제1절연층과 상기 플로팅 게이트의 위에 형성된 제2절연층의 일부의 위에 형성된 컨트롤 게이트를 구비한 스프릿 게이트형 불휘발성 메모리 셀의 구동방법에 있어서,
    상기 제2 영역에 제1전압, 상기 제1 영역에 상기 제1전압보다 낮은 부의 전압, 상기 컨트롤 게이트에 고전압, 상기 기판에 상기 부의 전압을 각각 인가함에 의해서 소거 동작을 수행하는 단계;
    상기 제2 영역에 상기 고전압, 상기 제1 영역에 상기 제1전압, 상기 컨트롤 게이트에 제2전압, 상기 기판에 상기 부의 전압을 각각 인가함에 의해서 프로그램 동작을 수행하는 단계; 및
    상기 제2 영역에 제1전압, 상기 제1 영역에 리드 전압, 상기 컨트롤 게이트에 기준전압, 상기 기판에 상기 제1전압을 각각 인가함에 의해서 리드 동작을 수행하는 단계를 구비한 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법.
  5. 제4항에 있어서, 상기 제1전압은
    접지전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법.
  6. 제4항에 있어서, 상기 제2전압은
    문턱전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀의 구동방법.
  7. 복수개의 비트 라인들에 각각 연결된 제1전극들과 복수개의 워드 라인들에 각각 연결된 컨트롤 게이트들과 공통 라인에 연결된 제2전극들을 가진 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동 방법에 있어서,
    상기 공통 라인에 제1전압, 상기 복수개의 비트 라인들에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 제1전압보다 낮은 부의 전압, 상기 복수개의 워드 라인들에 고전압을 각각 인가함에 의해서 상기 복수개의 메모리 셀들의 데이터를 소거하는 단계;
    상기 복수개의 메모리 셀들중 선택된 셀에 대하여 프로그램 동작을 수행하기 위하여, 상기 선택된 셀의 비트 라인에 상기 제1전압, 비선택 셀들의 비트 라인에 전원전압, 상기 선택된 셀의 워드 라인에 제2전압, 상기 비선택 셀들의 워드 라인에 상기 제1전압, 상기 선택된 셀의 공통 라인에 고전압, 상기 비선택 셀들의 공통 라인에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 부의 전압을 각각 인가함에 의해서 프로그램 동작을 수행하는 단계; 및
    상기 복수개의 메모리 셀들중 선택된 셀에 대하여 리드 동작을 수행하기 위하여, 상기 선택된 셀의 비트 라인에 리드 전압, 비선택 셀들의 비트 라인에 상기 제1전압, 상기 선택된 셀의 워드 라인에 기준전압, 상기 비선택 셀들의 워드 라인에 상기 제1전압, 상기 선택 및 비선택 셀들의 공통 라인에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 제1전압을 각각 인가함에 의해서 리드 동작을 수행하는 단계를 구비한 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀을 구비한 반도체 메모리 장치의 구동방법.
  8. 제7항에 있어서, 상기 제1전압은
    접지전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀을 구비한 반도체 메모리 장치의 구동방법.
  9. 제7항에 있어서, 상기 제2전압은
    문턱전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀을 구비한 반도체 메모리 장치의 구동방법.
  10. 복수개의 비트 라인들에 각각 연결된 제1전극들과 복수개의 워드 라인들에 각각 연결된 컨트롤 게이트들과 공통 라인에 연결된 제2전극들을 가진 스프릿 게이트형 불휘발성 메모리 셀들을 구비한 반도체 메모리 장치의 구동방법에 있어서,
    상기 복수개의 메모리 셀들에 대한 소거 동작을 수행하기 위하여 상기 복수개의 비트 라인들에 상기 제1전압, 상기 공통 라인에 상기 제1전압보다 낮은 부의 전압, 상기 메모리 셀들의 기판에 상기 부의 전압, 상기 복수개의 워드 라인들에 고전압을 각각 인가함에 의해서 소거 동작을 수행하는 단계;
    상기 복수개의 메모리 셀들중 선택된 셀에 대하여 프로그램 동작을 수행하기 위하여, 상기 선택된 셀의 비트 라인에 상기 제1전압, 비선택 셀들의 비트 라인에 전원전압, 상기 선택된 셀의 워드 라인에 제2전압, 상기 비선택 셀들의 워드 라인에 상기 제1전압, 상기 선택된 셀의 공통 라인에 고전압, 상기 비선택 셀들의 공통 라인에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 부의 전압을 각각 인가함에 의해서 프로그램 동작을 수행하는 단계; 및
    상기 복수개의 메모리 셀들중 선택된 셀에 대하여 리드 동작을 수행하기 위하여, 상기 선택된 셀의 비트 라인에 리드 전압, 비선택 셀들의 비트 라인에 상기 제1전압, 상기 선택된 셀의 워드 라인에 기준전압, 상기 비선택 셀들의 워드 라인에 상기 제1전압, 상기 선택 및 비선택 셀들의 공통 라인에 상기 제1전압, 상기 메모리 셀들의 기판에 상기 제1전압을 각각 인가함에 의해서 리드 동작을 수행하는 단계를 구비한 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀을 구비한 반도체 메모리 장치의 구동방법.
  11. 제10항에 있어서, 상기 제1전압은
    접지전압인 것을 특징으로 하는 스프릿 게이트형 불휘발성 메모리 셀을 구비한 반도체 메모리 장치의 구동방법.
  12. 제10항에 있어서, 상기 제2전압은
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