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KR100275950B1 - 반도체장치의활성영역분리방법 - Google Patents

반도체장치의활성영역분리방법 Download PDF

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KR100275950B1 KR1019980018287A KR19980018287A KR100275950B1 KR 100275950 B1 KR100275950 B1 KR 100275950B1 KR 1019980018287 A KR1019980018287 A KR 1019980018287A KR 19980018287 A KR19980018287 A KR 19980018287A KR 100275950 B1 KR100275950 B1 KR 100275950B1
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Abstract

본 발명은 반도체장치의 활성영역 분리방법에 관한 것으로서 제 1 도전형 에피택샬층에 트랜치를 형성하여 여기에 제 2 도전형 에피택샬층을 형성하므로서 바니폴라트랜지스터 등의 활성영역을 분리시키므로서 반도체장치의 집적도를 향상시키고 열손상의 문제를 해결하도록 한 반도체장치의 트렌치 구조를 이용한 소자격리방법을 제공한다. 이를 위한 본 발명은 반도체기판 위에 활성영역 분리층이 형성될 부위의 반도체기판 표면을 노출시키는 트렌치가 형성된 제 1 희생층을 형성하는 단계와, 트렌치에 고농도로 도핑된 제 1 도전형 단결정층을 형성하는 단계와, 제 1 도전형 단결정층 위에 제 2 희생층을 형성하는 단계와, 제 1 희생층을 제거하여 반도체기판 표면을 노출시키는 단계와, 노출된 반도체기판 표면에 제 2 도전형 단결정층을 형성하는 단계와, 제 2 희생층을 제거하는 단계를 포함하여 이루어진다.

Description

반도체장치의 활성영역 분리방법{A method for isolating active region}
본 발명은 반도체장치의 활성영역 분리방법에 관한 것으로서, 특히, 제 1 도전형 에피택샬층에 트랜치를 형성하여 여기에 제 2 도전형 에피택샬층을 형성하므로서 바이폴라트랜지스터 등의 활성영역을 분리시키므로서 반도체장치의 집적도를 향상시키고 열손상의 문제를 해결하도록 한 반도체장치의 트렌치 구조를 이용한 소자격리방법에 관한 것이다.
바이폴라 트랜지스터 제조공정중 소자의 활성영역을 위한 제 1 도전형 에피층의 성장이 끝나면 그 위에 얇은 두께의 산화막을 키운 다음 분리영역이 형성될 부위에 제 2 도전형 불순물 이온의 확산을 선확산 및 후확산의 과정으로 수행한다.물론 이러한 분리 영역이 트랜지스터의 동작에 능동적으로 참가하지는 않는다.
이러한 접합분리(junction isolation)기술에서는, 트랜지스터에 있어서 내부 트랜지스터(intrinsic transistor)가 차지하는 면적이 전체트랜지스터에 소요되는 면적의 극히 일부만을 이루게 된다. 이와 같은 면적의 비효율성은 분리영역에 기인한 것이다. 즉 분리확산은 접합의 깊이가 가장 깊고 따라서 옆으로 퍼지는 면적 또한 가장 클 뿐만 아니라, 이에 덧붙여서 이 분리영역을 트랜지스터의 베이스 영역으로 부터 분리시키기 위하여 다시 n영역을 필요로 하기 때문이다. 내부트랜지스터는 작은 면적만을 차지할 지라도 트랜지스터를 둘러싼 이와 같은 소모성의 주위면적은 매우 커진다. 물론 분리영역의 접합 깊이를 낮추어서 옆으로 퍼지는 면적을 줄이는 방법도 있으나 이는 매몰층이 베이스 영역에 밀착하게 되어 항복전압이 낮아지게 되므로 이와 같은 방법은 한계에 부닥치게 된다.
따라서, 트랜지스터의 크기를 줄이기 위하여는 이 접합형태의 분리 영역을 절연체로 대치시키는 방법이 효과적이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(1) 위에 n 형 에피층(2)을 성장시켜 형성한 다음 그(2) 위에 산화막(3)을 성장시켜 형성한다. 이러한 에피층은 단결정 형태를 갖는다.
도 1b를 참조하면, 활성영역을 분리하기 위한 영역을 정의하기 위하여 산화막(3) 위에 포토레지스트패턴(4)을 형성한다. 그리고 포토레지스트패턴(4)으로 보호되지 아니하는 부위의 산화막(3)을 제거한다. 따라서 활성영역 분리영역을 노출시키는 산화막패턴(3)이 형성된다.
도 1c를 참조하면, 포토레지스트패턴(4)을 제거한 다음, 산화막패턴(3)이 형성되지 아니한 n 형 에피층(2) 위에 비에스지(Boron Silicate Glass)막(5)을 형성한다.
도 1d를 참조하면, n 형 에피층(2)과 비에스지층(5) 등이 형성된 실리콘기판(1)에 1100 - 1200 ℃의 고온공정으로 후확산(drive-in)을 실시하여 p+ 영역(6)을 형성한다. 즉 비에스지층(5)의 붕소이온이 n 형 에피층(2)의 일부에 확산되어 고농도로 도핑된 p+ 영역(6)을 형성하게 되므로서 그 사이에 위치한 n 형 에피층(2)에 이온주입공정 등으로 이미터, 베이스, 콜렉터 등을 형성하여 바이폴라 트랜지스터를 제조한다.
그러나, 상술한 종래의 반도체장치의 활성영역 분리방법은 확산 공정을 사용하므로서 분리졍션이 차지하는 면적이 넓어지게 되어 소자의 고집적도 확보가 곤란하고, 또한 비에스지층의 불순물 이온을 에피층으로 확산시키기 위한 고온공정을 사용하므로 웨이퍼에 손상을 일으킬 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 소자의 활성영역이 형성될 에피층에 트렌치를 형성하여 여기에 에피층과 반대 도전형의 에피층을 형성하므로서 소자의 집적도를 향상하고 웨이퍼의 열손상을 방지할 수 있는 반도체장치의 활성영역 분리방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명의 일 실시예에 따른 반도체장치의 활성영역 분리방법은 반도체기판 위에 활성영역 분리층이 형성될 부위의 상기 반도체기판 표면을 노출시키는 트렌치가 형성된 제 1 희생층을 형성하는 단계와, 상기 트렌치에 고농도로 도핑된 제 1 도전형 에피택샬층을 형성하는 단계와, 상기 제 1 도전형 에피택샬층 위에 제 2 희생층을 형성하는 단계와, 상기 제 1 희생층을 제거하여 상기 반도체기판 표면을 노출시키는 단계와, 노출된 상기 반도체기판 표면에 제 2 도전형 에피택샬층을 상기 제 1 도전형 에피택샬층과 단차가 없도록 형성하는 단계와, 상기 제 2 희생층을 제거하는 단계를 포함하여 이루어진다.
상기 목적을 달성하기 위해 본 발명의 다른 실시예에 따른 반도체장치의 활성영역 분리방법은 반도체기판 위에 활성영역 분리층이 형성될 부위의 상기 반도체기판 표면을 노출시키는 트렌치가 형성된 제 2 도전형 에피택샬층을 형성하는 단계와, 상기 트렌치 부위를 제외한 상기 제 2 도전형 에피택샬층 위에 보호막을 형성하는 단계와, 상기 트렌치를 매립하는 고농도의 제 1 도전형 에피택샬층을 상기 제 2 도전형 에피택샬층과 단차가 없도록 형성하는 단계와, 상기 보호막을 제거하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도이고, 도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(21) 위에 제 1 산화막(22)을 성장시켜 형성한다. 제 1 산화막(22) 위에 포토레지스트를 도포한 다음 사진공정을 실시하여 활성영역 분리층이 형성될 부위의 제 1 산화막(22) 표면을 노출시키는 제 1 포토레지스트 패턴(23)을 형성한다.
그리고, 제 1 포토레지스트패턴(23)으로 보호되지 아니하는 부위의 제 1 산화막(22)을 식각하여 제거하므로서 실리콘기판(21) 표면을 노출시키는 트렌치를 형성한다.
도 2b를 참조하면, 제 1 포토레지스트패턴(23)을 제거한 다음, 노출된 기판(21) 표면 부위에 형성된 트렌치를 매립하는 고농도의 p 형 에피층(24)을 성장시켜 형성한다. 이때 형성된 p형 에피층(24)은 분리영역이 되고 이후 형성될 n 형 에피층은 소자 등이 형성될 활성영역이 된다.
도 2c를 참조하면, 잔류한 제 1 산화막(22)과 p 형 에피층(24) 위에 제 2 산화막(25)을 형성한 다음 그(25) 위에 포토레지스트를 도포한다. 그리고 트렌치 형성용 마스크패턴과 반대되는 형태의 마스크를 이용한 사진공정을 실시하여 p 형 에피층(24) 상부에 위치한 제 2 산화막(25) 위에 제 2 포토레지스트패턴(26)을 정의한다.
도 2d를 참조하면, 제 2 포토레지스트패턴(26)으로 보호되지 아니하는 부위의 제 2 산화막(25)과 잔류한 제 1 산화막(22)을 모두 제거하여 p 형 에피층(24)이 형성된 부위를 제외한 실리콘기판(21) 표면을 노출시킨다. 따라서 노출된 기판(21) 상에는 p 형 에피층(24)과 그 위에 잔류한 제 2 산화막(25)만이 남아 있다.
도 2e를 참조하면, 소자 활성영역을 형성하기 위하여 노출된 기판(21) 표면 위에 n 형 에피층(27)을 성장시켜 형성한다. 이때 의 형성 두께는 p 형 에피층(24)의 높이와 단차를 갖지 않도록 형성한다.
도 2f를 참조하면, 잔류한 제 2 산화막(25)을 제거한다. 그리고 n 형 에피층(27)에 이온주입공정 등으로 이미터, 베이스, 콜렉터 등을 형성하여 바이폴라 트랜지스터를 제조한다.
이 실시예에서 n 형과 p 형은 서로 반대로 형성될 수 있다. 즉 npn 형 혹은pnp 형 트랜지스터를 제조하기에 적합한 구조에 맞추어 에피층의 도전형을 결정한다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체장치의 활성영역 분리방법을 도시하는 공정단면도이다.
도 3a를 참조하면, 반도체기판인 실리콘기판(31) 위에 소자의 활성영역이 형성될 n 형 에피층(32)을 성장시켜 형성한 다음 그(32) 위에 제 1 산화막(33)을 성장시켜 형성한다. 제 1 산화막(33) 위에 포토레지스트를 도포한 다음 사진공정을 실시하여 활성영역 분리층이 형성될 부위의 제 1 산화막(33) 표면을 노출시키는 포토레지스트 패턴(도시 안함)을 형성한다.
도 3b를 참조하면, 포토레지스트패턴으로 보호되지 아니하는 부위의 제 1 산화막(33)을 식각하여 제거하므로서 n 형 에피층(32) 표면을 노출시키는 제 1 산화막(33) 패턴을 형성한다.
도 3c를 참조하면, 포토레지스트패턴을 제거한 다음, 제 1 산화막패턴(33)으로 보호되지 아니하는 부위의 n 형 에피층(32)을 제거하여 트렌치를 형성한다. 이때 트렌치는 활성영역 분리층이 형성될 부위가 되며 동시에, 실리콘 기판(31)의 일부 표면을 노출시킨다.
도 3d를 참조하면, 제 1 산화막패턴(33)의 일부를 잔류시켜 잔류한 제 1 산화막패턴으로 이루어진 잔막(34)을 형성한다. 이는 분리층인 p 형 에피층의 형성시 이 부위에 p 형 에피층이 형성되는 것을 방지한다.
도 3e를 참조하면, 기판(31) 표면이 노출된 트렌치에 활성영역 분리층인 고농도 p 형 에피층(35)을 성장시켜 형성한다.
이때 형성된 p형 에피층(35)은 분리영역이 되고 이미 형성되어 잔류한 n 형 에피층(32)은 소자 등이 형성될 활성영역이 된다.
도 3f를 참조하면, 잔류한 잔막(34)을 제거한다. 그리고 n 형 에피층(35)에 이온주입공정 등으로 이미터, 베이스, 콜렉터 등을 형성하여 바이폴라 트랜지스터를 제조한다.
이 실시예에서 n 형과 p 형은 서로 반대로 형성될 수 있다. 즉 npn 형 혹은pnp 형 트랜지스터를 제조하기에 적합한 구조에 맞추어 에피층의 도전형을 결정한다.
따라서, 본 발명은 소자의 활성영역이 형성될 에피층에 트렌치를 형성하여 여기에 에피층과 반대 도전형의 에피층을 형성하므로서 소자의 집적도를 향상하고 웨이퍼의 열손상을 방지할 수 있는 장점이 있다.

Claims (8)

  1. 반도체기판 위에 활성영역 분리층이 형성될 부위의 상기 반도체기판 표면을 노출시키는 트렌치가 형성된 제 1 희생층을 형성하는 단계와,
    상기 트렌치에 고농도로 도핑된 제 1 도전형 에피택샬층을 형성하는 단계와,
    상기 제 1 도전형 에피택샬층 위에 제 2 희생층을 형성하는 단계와,
    상기 제 1 희생층을 제거하여 상기 반도체기판 표면을 노출시키는 단계와,
    노출된 상기 반도체기판 표면에 제 2 도전형 에피택샬층을 상기 제 1 도전형 에피택샬층과 단차가 없도록 형성하는 단계와,
    상기 제 2 희생층을 제거하는 단계로 이루어진 반도체장치의 활성영역 분리 방법.
  2. 청구항 1에 있어서, 상기 제 1 희생층과 상기 제 2 희생층은 산화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
  3. 청구항 1에 있어서, 상기 제 2 희생층을 형성하는 단계와 상기 반도체기판 표면을 노출시키는 단계는,
    상기 제 1 희생층 표면과 상기 제 1 도전형 에피택샬층 위에 상기 식각보호막을 형성하는 단계와,
    상기 제 1 도전형 에피택샬층 상부에 위치한 상기 식각보호막 위에 식각마스크를 형성하는 단계와,
    상기 식각마스크로 보호되지 아니하는 부위의 상기 식각보호막과 상기 제 1 희생층을 동시에 제거하는 단계와,
    상기 식각마스크를 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 활성영역 분리방법.
  4. 청구항 1에 있어서, 상기 제 1 도전형은 p 형이고 상기 제 2 도전형은 n 형인 것이 특징인 반도체장치의 활성영역 분리방법.
  5. 반도체기판 위에 활성영역 분리층이 형성될 부위의 상기 반도체기판 표면을 노출시키는 트렌치가 형성된 제 2 도전형 에피택샬층을 형성하는 단계와,
    상기 트렌치 부위를 제외한 상기 제 2 도전형 에피택샬층 위에 보호막을 형성하는 단계와,
    상기 트렌치를 매립하는 고농도의 제 1 도전형 에피택샬층을 상기 제 2 도전형 에피택샬층과 단차가 없도록 형성하는 단계와,
    상기 보호막을 제거하는 단계로 이루어진 반도체장치의 활성영역 분리방법.
  6. 청구항 5에 있어서, 상기 보호막은 상기 트렌치 형성용 식각마스크의 일부를 상기 제 2 도전형 에피택샬층 위에 잔류시켜 형성하는 것이 특징인 반도체장치의 활성영역 분리방법.
  7. 청구항 6에 있어서, 상기 식각마스크는 산화막으로 형성하는 것이 특징인 반도체장치의 활성영역 분리방법.
  8. 청구항 5에 있어서, 상기 제 1 도전형은 p 형이고 상기 제 2 도전형은 n 형인 것이 특징인 반도체장치의 활성영역 분리방법.
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* Cited by examiner, † Cited by third party
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JPH05343320A (ja) * 1992-06-11 1993-12-24 Rohm Co Ltd Ｓｏｉ構造の製造方法

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