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KR100274288B1 - 데이터 프레임 구성 방법 및 수신기 - Google Patents

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KR100274288B1
KR100274288B1 KR1019970700046A KR19970700046A KR100274288B1 KR 100274288 B1 KR100274288 B1 KR 100274288B1 KR 1019970700046 A KR1019970700046 A KR 1019970700046A KR 19970700046 A KR19970700046 A KR 19970700046A KR 100274288 B1 KR100274288 B1 KR 100274288B1
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에이. 윌르밍 데이비드
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비트쿠스 리차드 에프.
제니스 일렉트로닉스 코포레이션
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Abstract

텔레비젼 신호는 다수의 소스 데이타 바이트를 나타내는 다수의 엔코딩된 데이타 실볼을 313개 데이타 세그먼트로 구성된 연속의 데이타 프레임으로 배열함으로써 전송을 위해 포맷팅 된다. 각 프레임의 데이타 세그먼트들 중의 하나는 최종 (12) 심볼들이 최종(12) 코드화된 데이타 심볼로 이루어진 프레임 동기 세그먼트로 구성된다. 각 프레임의 남은 세그먼트들은(12) 인터리브된 세그먼트(A 내지 L)들로 이루어지며, 각각의 세그먼트는 연속 그룹의 소스 데이타 바이트를 나타내는 다수의 코드화 데이타로 이루어지며, 제 1의 (4) 세그먼트(A 내지 D)의 각각의 제 1 심볼은 소정의 세그먼트 동기 심볼로 이루어진다. 수신된 신호는 소스 데이타 바이트의 추정을 유도하도록 각각의 세그먼트의 심복을 개별적으로 처리함으로써 디코딩된다.

Description

데이터 프레임 구성 방법 및 수신기
본 발명은 트렐리스 코드화 변조(TCM) 송신 및 수신 시스템에 관한 것이며, 특히 고화질 텔레비젼(HDTV) 애플리케이션에서 TCM의 이용에 관한 것이다.
트렐리스 코드화 변조는 디지털 송신 및 수신 시스템 성능의 향상을 위한 기술로 잘 알려져 있다. 일정한 전력 레벨에서 또는 선택적으로 S/N 성능이 개량될 수 있고, 일정한 S/N 성능을 얻는데 요구되는 송신 전력은 감소될 수 있다. 기본적으로, TCM은 데이터 비트의 입력 시퀀스의 각각의 k개의 입력 데이터 비트를 k+n개의 출력 비트로 바꾸기 위해 멀티 상태의 콘볼루션 엔코더를 이용해야 하고, 따라서 TCM은 k/(k+n) 비율의 콘볼루션 엔코더라고 지칭된다. 출력 비트는 그 다음에 데이터 송신을 위하여 변조된 캐리어의 일련의 이산적 심볼(symbol)(2(k+n)의 값을 가짐)로 맵핑된다. 상기 심볼은 예를 들면, 2(k+n)의 위상 또는 진폭 값을 포함한다. 상태 의존 순차 방식으로 입력 데이터 비트를 코딩하면, 허용할 수 있는 송신된 시켄스 사이의 증가된 최소 유클리드 거리는 최대 가능성 디코더(예를 들면, 비터비(Viterbi)디코더)가 수신기에 사용될 때 에러율의 감소를 가져올 것이다.
도 1은 전술한 방식의 시스템을 도시한다. 입력 데이터 스트림의 각각의 k개의 비트는 k/(k+n) 비율의 상태 의존 순차 콘볼루션 엔코더(10)에 의해 k+n개의 출력 비트로 변환된다. (k+n)개의 출력 비트의 각각의 그룹은 그 다음에 맵퍼(12)에 의해 2(k+n)개의 심볼 중 한 심볼로 맵핑된다. 상기 심볼은 트랜스미터(14)에 의해 선택된 채널을 통하여 전송된다. 수신기는 선택된 채널을 통하여 수신된 신호를 중간 주파수 신호로 변환하는 튜너(16)를 포함하는데 상기 튜너는 베이스밴드 아날로그 신호를 공급하기 위하여 복조기(18)에 의해 복조된다. 상기 신호는 전송된 심볼을 복구하기 위해 A/D(20)에 의해 적절히 검사되고, 상기 전송 신호는 원래의 k 데이터 비트를 복구하는 비터비 디코더(22)에 공급된다.
미합중국 특허 제 5,087,975호는 표준 6MHz 텔레비젼 채널을 통하여 연속적인 M 레벨 신호 형태로 텔레비젼 신호를 전송하는 잔류 측파대(VSB) 시스템을 개시한다. 심볼 레이트는 양호하게는 약 684H(약 10.76 메가 심볼/초)로 고정되고, 여기서 H는 NTSC 수평 주사 주파수이다. 본 발명은 또한 수신기에서 NTSC 동일 채널 간섭을 줄이기 위해 12 심볼 클록 인터벌의 피드포워드 지연을 가지는 수신기 콤 필터의 이용을 개시한다. 수신기 콤 필터의 동작을 용이하게 하기 위하여, 소스 데이터는 12 심볼 클록 인터벌의 피드백 지연을 가지는 모듈로(modulo)-필터에 의해 미리 코드화된다. 특허된 시스템의 수신기에서 상보적(complementary) 모듈로 포스트코더는 거기에 기인하는 S/N 성능의 저하를 피하기 위하여 NTSC 동일 채널 간섭없이 콤 필터 대신에 수신된 신호를 처리하는데 이용될 수 있다.
본 발명의 목적은 NTSC 동일 채널 간섭의 감소와 함께 향상된 S/N성능을 얻기 위하여 TCM 기술과 수신기 콤 필터를 모두 통합한 디지털 송신 및 수신 시스템을 제공하는 것이다.
본 발명의 다른 목적은 수신기 복잡성이 큰 성능 저하없이 감소되는 전술한 방식의 디지털 송수신 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 디지털 텔레비젼 신호를 위한 독특한 구조와 동조 시스템을 제공하는 것이다.
제1도는 최적 MLSE 비터비 디코더를 이용하는 종래의 TCM 시스템의 시스템 블록 다이어그램.
제2a도는 본 발명에 따른 비터비 디코딩을 이용하는 TCM 시스템을 포함하는 텔레비젼 신호 송신기와 수신기의 시스템 블록 다이어그램.
제2b도는 제2a도의 수신기의 다른 실시예의 블록 다이어그램.
제3도는 제2도의 송신기에서 이루어진 심볼 인터리빙을 도시한 도면.
제4도는 제2도의 회로(32와 34)를 더욱 상세히 도시한 블록 다이어그램.
제5도는 제4도의 맵퍼(49)의 동작을 도시한 다이어그램.
제6도는 제4도의 콘볼루션 엔코더(32b)의 동작을 도시하는 도표.
제7도는 제6도의 테이블에 기초한 트렐리스 상태의 천이 다이어그램.
제8도는 제2도의 회로(42, 44, 46 및 48)를 더욱 상세히 도시한 블록 다이어그램.
제9도는 제8도의 최적 MLSE 비터비 디코더(46A 내지 46L)의 기능 블록 다이어그램.
제10도는 비트(Y1과 Y2)의 추정을 회복하기 위하여 제8도의 비터비 디코더 (46A 내지 46L) 대신 사용될 수 있는 회로를 도시하는 다이어그램.
제11도는 제8도의 최적 MLSE 비터비 디코더(44A 내지 44L)의 기능 블록 다이어그램.
제12도는 제2도의 수신기의 콤 필트(42)에 의한 효과를 포함하는 본 발명의 TCM 엔코더의 동작을 도시한 도표.
제13도는 콤 필터(42)에서 두 서브셋을 조합하는 결과 및 코셋을 도시한 도면.
제14도는 제13도의 도표에서 발생되는 일곱 개의 코셋을 도시한 도면.
제15도는 제12도의 도표에 기초된 트렐리스 상태 천이 다이어그램.
제16도는 제15도의 트렐리스 다이어그램의 베이시스에 프로그램된 비터비 디코더의 기능 블록 다이어그램.
제17도는 전송 비트(X1과 X2)의 추정을 회복하기 위하여 제16도의 비터비 디코더의 사용을 도시한 블록 다이어그램.
제18도는 세그먼트 동기 인터벌 후 제4도의 지연 소자(48, 54, 및 56)의 상태를 도시한 도면.
제19도는 세그먼트 동기 신호 근방에서 제4도의 멀티플렉서(62)의 출력에서 나타난 신호의 포맷을 도시한 도면.
제20도는 데이터 세그먼트와 프레임 동기 신호를 처리하기 위하여 수정된 제8도의 콤 필터(42)의 블록 다이어그램.
제21도는 데이터 세그먼트와 프레임 동기 신호를 처리하기 위하여 수정된 포스트코더(48A 내지 48L)의 블록 다이어그램.
제22도는 프레임 동기 신호 근방에서 제4도의 멀티플렉서(62)의 출력에서 나타난 신호의 포맷을 도시한 도면.
제23도는 심볼당 3 비트 형태로 입력 데이터를 공급함으로써 증가된 비트율 천이가 얻어지는 본 발명의 일실시예를 도시한 도면.
제24a도와 제24b도는 QAM 시스템에 대한 본 발명의 응용을 도시한 도면.
제26a도와 제25b도는 제23도와 제24도에 도시된 본 발명의 실시예를 위한 수신기에 이용한 각각의 포스트코더 구성을 도시한 도면.
도 2a는 '975 특허에 개시된 형태의 멀티레벨 VSB HDTV 송신 및 수신 시스템에 적합한 TCM 시스템을 도시한다. 멀티레벨 VSB HDTV 에플리케이션이 본 발명의 양호한 실시예에서 예기되지만, 본 발명은 사실상 더욱 일반적이고 따라서, 논비디오 베이스(non-video based) 데이터 시스템과 낮은 해상도의 비디오 시스템을 포함하여, 다른 형태의 송신 및 수신 시스템에 적용될 수 있음을 주지한다. 또한, 예를 들면, 직교 진폭 변조(QAM)를 이용하는 다른 변조 기술이 이용될 수도 있다.
도 2a에서, 데이터 소스(24)는 압축된 HDTV 신호, NTSC 분해능의 압축된 텔레비젼 신호 또는 다른 디지털 데이터 신호를 포함할 수 있는 연속적인 데이터 바이트를 포함한다. 상기 데이터 바이트는 반드시 그럴 필요는 없지만, 상호 베이시스상에 연속적인 프레임으로 배열되고, 프레임은 각각 262 및 263개의 데이터 세그먼트를 포함하고, 데이터 세그먼트는 각각 약 10.76 Msymbols/sec의 심볼율로 발생하는 684개의 2-비트 심볼을 포함한다. 복수의 타이밍 신호를 공급하는 소스(24)로 부터 나온 데이터 바이트는 순방향 에러 수정 코딩을 위한 리드 솔로몬(Reed-Solomon) 엔코더(26)에 공급되고 상기 엔코더로부터 인터리버(28)에 공급된다. 바이트 인터리버(28)는 버스트 노이즈에 대한 상기 시스템의 민감성을 감소하기 위하여 프레임을 통하여 데이터 바이트를 재정열한다.
인터리버(28)로부터 인터리브된 데이터 바이트는 양호한 실시예에서 두 출력 비트 스트림(X1, X2)을 심볼율로 제공하는 심볼 인터리버(30)에 공급되고, 비트쌍(X1, X2)은 각각 데이터 심볼에 대응된다. 특히 상기 수신기(하기에 더욱 상세히 설명됨)에서 콤 필터 때문에, 도 3에 도시된 것과 같이 57 개의 심볼을 각각 포함하는 12개의 서브세그먼트(A 내지 L) 가운데 각각의 데이터 세그먼트의 2-비트 심볼을 인터리브하는 것이 바람직하다. 따라서 각각의 서브세그먼트, 예를 들면, 서브세그먼트(A)는 57개의 심볼, 예를 들면 A0 내지 A56은 12개의 심볼 인터벌 (interval)에 의해 서로로부터 분리된다. 심볼 인터리버(30)는 사용된 각 데이터 바이트의 2-비트 심볼을 재정열하여 각 세그먼트의 네 개의 연속적인 심볼을 만든다. 따라서, 예를 들면 인터리버(30)에 사용된 제 1 데이터 바이트의 네 개의 2-비트 심볼이 서브세그먼트(A)의 출력 심볼(A0, A1, A2 및 A3)로 공급되고, 사용된 제 2 데이터 바이트의 네 개의 2-비트 심볼은 서브세그먼트(B)의 출력 심볼(B0, B1, B2 및 B3)로 공급되는 식으로 된다. 이것은 각 데이터 바이트의 심볼이 엔코더와 수신기에서 한 단위로 처리되도록 보장한다.
인터리버(30)로부터 나온 2-비트 심볼의 스트림은 하기에 상세히 설명될 3 개의 출력 비트로 변환하기 위하여 프리코더와 트렐리스 엔코더(32)에 결합된다. 장치(32)는 12 심볼 지연에 의해 특징지워지고, 이것은 1/12 심볼 클록 레이트로 각각 동작하는 12개의 병렬 엔코더를 포함하는 것으로 생각될 수 있으며, 인터리버 (30)에 의해 발생된 각각의 서브세그먼트는 각각의 병렬 엔코더에 의해 처리된다. 장치(32)의 출력에서 나타난 3 비트 심볼의 스트림은 심볼 맵퍼와 동기 인서터(34)에 공급되고 복수의 8-레벨 심볼로 전송하기 위하여 상기 인서터로부터 VSB 변조기 (36)에 공급된다.
상기 전송된 신호는 튜너와, 복조기와 도 1의 블록(16, 18과 20)에 대응하는 A/D를 포함하는 수신기에 의해 수신된다. 장치(40)의 출력은 실렉터 스위치(50)의 구성 요소(50a, 50b, 50c 및 50d)에 의해 콤 필터(42)와 제 1 비터비 디코더(44)를 포함하는 제 1 처리 경로와 제 2 비터비 디코더(46)와 포스트코더(48)를 포함하는 제 2 경로로 공급된 멀티비트(예를 들면, 8 내지 10 비트) 8-레벨 심볼의 스트림을 포함한다(스위치(50)를 작동하기 위한 회로의 모범적인 실시예에 대한 미합중국 특허 제 5,260,793호 참조). 각각의 처리 경로는 스위칭 구성 요소(50b와 50c) 사이에 결합된 이퀄라이저(38)를 포함한다. 비터비 디코더(44)와 포스트코더(48)의 출력은 각각 비트 스트림(X1, X2)의 재구성을 포함한다. 실렉터 스위치(50)의 구성 요소(50d)는 한 개의 이용된 비트 스트림 페어(X1, X2)를 원래의 데이터 바이트를 재구성하는 심볼 디인터리버(52)에 결합한다. 상기 데이터 바이트는 그 다음에 바이트 디인터리버(54)에 의해 디인터리브되고 상기 리시브의 나머지에 공급하기 위하여 리드-솔로몬에 의해 에러가 수정된다.
도 2a의 수신기의 다른 실시예가 도 2b에 도시된다. 상기 실시예는 일반적으로 단지 한 개의 비터비 디코더(45)가 제공된다는 점을 제외하면 도 2a의 시스템과 유사하다. 특히, 비터비 디코더(45)는 제 1 처리 경로가 선택될 때 비터비 디코더 (44)의 함수를 실행하기 위한 제 1 구성을 가정하고 제 2 처리 경로가 선택될 때 비터비 디코더(46)의 함수를 실행하기 위한 제 2 구성을 가정하기 위하여 실렉터 스위치로부터 나온 제어 신호에 응답한다.
도 4에서, 장치(32)는 모듈로-2, 출력 비트(Y1, Y2)를 나타내는(developing) 인터리브(30)로부터 상기 심볼(각각의 심볼은 비트(X1, X2)로 식별된다)을 수신하는 피드백 프리코더(32a)를 포함한다. 특히, 프리코더(32a)는 비트(X2)를 수신하기 위해 접속된 제 1 입력과, 멀티플렉서(46)와 12-심볼 지연 소자(47)에 의해 출력 비트(Y2)를 개발하는 가산기 출력에 접속된 제2 입력을 가지는 모듈로-2 가산기 (44)를 포함한다. 지연 소자(47)의 출력은 또한 멀티플렉서(46)에 의해 입력에 다시 결합된다. 가산기(44)의 출력 비트(Y2)는 심볼 맵퍼(49)의 한 입력에 비트(Z2)로 공급되며, 이것은 도 5에 더욱 상세히 도시된다.
프리코더(32a)로부터 나온 코드화되지 않은 비트(Y1)는 출력 비트(Z1과 Z0)로 변환되기 위하여 1/2의 비율로, 4가지 상태의 시스템 피드백 콘볼루션 엔코더 (32b)에 공급된다. 콘볼루션 엔코더(32b)는 비트(Y1)를 비트(Z1)으로 직접 심볼 맵퍼(49)의 제 2 입력에 공급하고 모듈로-2의 가산기의 한 입력에 공급하는 신호 경로(51)를 포함한다. 가산기(52)의 출력은 멀티플렉서(53)를 통하여 12-심볼 지연 소자(54)의 입력에 공급되고, 상기 입력 소자의 출력은 비트(Z0)로 심볼 맵퍼(49)의 제 3 입력에 공급되고 제 2 멀티플렉서(55)를 통하여 제 2 12-심볼 지연 소자 (56)의 입력에 공급딘다. 지연 소자(56)의 출력은 가산기(52)의 제 2 입력에 공급된다. 지연 소자(54와 56)의 출력은 또한 멀티플렉서(53과 55)에 의해 각각의 입력에 다시 결합된다. 각각의 지연 소자(47, 54와 56)는 심볼율(약 10.76 Msymbols/sec)로 시간 측정된다. 각각의 서브세그먼트(A 내지 L)(도 3 참조)는 각각의 동작을 특징짓는 12-심볼 지연 소자 때문에 프리코더(32a)와 콘볼루션 엔코더 (32b)에 의해 독립적으로 처리될 것이다.
콘볼루션 엔코더(32b)는 본 발명으로부터 이탈되지 않고 도 4에 도시된 형태와 다른 많은 형태를 가질 수 있다. 예를 들면, 엔코더 상태의 수는 도시된 수와 다를 수 있고, 개시된 피드백 구성이 아닌 피드포워드 구성이 사용될 수 있고, 논시스테매틱(non-systematic) 코딩이 피드백 또는 피드포워드 배열에 이용될 수 있다.
각각의 B 입력이 선택되는 시간인 동기 삽입을 위하여 멀티플렉서(46, 53 및 55)가 제공된다. 다른 모든 시간에서 멀티플렉서의 A 입력이 선택된다. 당분간 멀티플렉서의 A 입력이 선택될 때 회로의 동작을 고려하고 프리코더(32a)의 효과를 무시하면, 콘볼루션 엔코더(32b)와 맵퍼(49)의 동작은, 하기에 트렐리스 엔코더 (TE)(60)와 관련되는데, 도 6의 도표에 도시된다. 도표의 제 1 칼럼은 임의의 시간 (n)에서 콘볼루션 엔코더(32b)의 지연 소자(56과 54)의 가능한 네 개의 상태(Q1 Q0)를 나타낸다. 상기 상태는 00, 01, 10 및 11이다. 제 2 칼럼은 시간(n)에서 엔코더(32b)의 각각의 상태(Q1 Q0)에 대한 가능한 비트(Y2 Y1) 값을 나타낸다. 상기 도표의 제 3 칼럼은 시간(n)에서 비트(Y2 Y1)와 엔코더 상태(Q1 Q0)의 각각의 결합에 대한 시간(n)에서 출력 비트(Z2Z1Z0) 값을 나타낸다. 예를 들면, 엔코더(32b)가 Q1Q0 = 01이고, 비트 Y2Y1=10인 상태이면, 출력 비트 Z2Z1Z0 = 101이 된다. R(n) 라벨이 붙은 도표의 네 번째 칼럼은 출력 비트(Z2Z1Z0)에 응답하는 심볼 맵퍼(49) (도 5 참조)에 의해 공급된 심볼의 크기를 나타낸다. 세 개의 출력 비트가 있기 때문에, 8개의 심볼 레벌(-7, -5, -3, -1, +1, +3, +5 및 +7)이 제공된다. 예를 들면, 출력 비트 Z2Z1Z0=101는 심볼 맵퍼(49)에 의해 발생되는 심볼 레벨(+3)이 된다. 마지막으로, 시간(n+1)에서 상기 도표의 다섯 번 째 칼럼은 엔코더(32b)의 상태를 나타낸다. 각각의 지연 소자(54와 56)는 12-심볼의 길이를 가지기 때문에, 각 서브세그먼트(A 내지 L)의 심볼에 대하여 시간(n과 (n+1))에서 엔코더(32b)의 상태 (Q1 Q0)는 연속적인 엔코더 상태 천이를 나타낸다.
맵퍼(49)의 출력에서 나타난 8-레벨 심볼은 제로 레벨에서 대칭인 것으로 나타났다. 수신기에서 신호 이득을 용이하게 하고 파일럿 성분을 제공하기 위하여, 각각의 심볼을 일정한 양(예를 들면, +1 단위)으로 분리하는 것이 양호하다. 상기 심볼과 파일럿 성분은 그 다음에 멀티플렉서(62)를 통하여 전술한 '975 특허에 상술된 것과 같이 억압 반송파 VSB 형태의 전송을 위하여 선택된 캐리어를 변조하는데 사용되는 변조기(36)(도 2 참조)에 전송된다. 맵퍼(49)의 출력은 또한 RAM(64)의 입력으로 공급되고 상기 RAM의 출력은 멀티플렉서(62)의 제 2 입력으로 공급된다. 멀티플렉서(62)의 제 3 입력은 세그먼트와 프레임 동기 신호의 소스(66)로부터 공급된다. 도 5의 심볼 맵퍼(49)와 관련하여, 8 개의 심볼 레벨은 4 개의 서브셋 (a, b, c 및 d)으로 나누어지고 각각의 서브셋은 출력 비트(Z1ZQ)의 특정 상태에 의해 식별된다. 따라서, 출력 비트 Z1ZQ=00 는 심볼 서브셋(d)을 선택하고, Z1Z0=01은 심볼 서브셋(c)을 선택하고, Z1Z0=10은 심볼 서브셋(b)을 선택하고 Z1Z0=11은 서브셋(a)을 선택한다. 각각의 서브셋 내에서, 각각의 심볼의 크기는 8단위 차이가 난다. 연속적인 심볼 레벨(-7, -5), (-3, -1), (+1, +3) 및 (+5, +7)은 출력 비트(Z2 Z1)의 공통 상태에 의해 선택된다. 따라서, 예를 들면, 출력 비트 Z2 Z1 = 00는 심볼 크기 레벨 -7과 -5를 모두 선택한다. 심볼 맵퍼(49)의 전술한 특성은 모두 수신기의 복잡성을 줄이는데 유용하며 하기에 더욱 상세히 상술할 것이다.
도 7은 도 6의 도표로부터 도출된 콘볼루션 엔코더(32b)에 대한 상태 천이 다이어그램이다. 상기 다이어그램은 엔코더의 네 상태와 이들간의 다양한 천이를 도시한다. 특히, 각각의 상태는 두 개의 평행한 브랜치를 가지며, 각각은 같거나 다른 상태로 연장된다. 상기 브랜치는 상태 천이와 맵퍼(49)의 결과 출력(R)을 가져오는 입력 비트(Y2 Y1) 라벨이 붙어 있다. 하기에 더욱 상세히 상술되겠지만, 상기 상태 다이어그램은 본 기술에서 잘 공지되어 있는 비트(Y2와 Y1)의 추정을 복구하기 위한 수신기에서 최적의 최대 가능성 시퀀스 추정(MLSE) 비터비 디코더를 디자인하는데 이용될 수 있다.
도 8은 본 발명의 수신기 디코딩 특징을 더욱 상세히 도시한다. 튜너, 복조기, A/D(40)로부터 나온 멀티비트 심볼 값은 콤 필터(42)와 이퀄라이저(38)를 포함하는 제 1 처리 경로를 통하여 제 1 디멀티플렉서(70)에 공급되고이퀄라이저(38)를 포함하는 제 2 처리 경로를 통하여 제 2 디멀티플렉서(72)로 공급된다. 콤 필터 (42)는 가산기(74)와 12-심볼 지연 소자(76)를 포함하는 피드포워드를 포함한다. 전술한 '975 특허에 더욱 완전히 상술된 것과 같이, 필터는 12개의 심볼 인터벌 더 빨리 수신된 각각의 심볼로부터 감산됨으로써 NTSC 동일 채널 간섭을 감소하도록 작동될 수 있다. 송신기에 제공된 심볼 인터리빙 때문에, 콤 필터는 폼(A1 내지 A0, B1 내지 B0 등)의 연속적인 코우밍된 출력을 제공하기 위하여 각각의 서브세그먼트에 독립적으로 작동한다. 상기 코우밍된 출력은 디멀티플렉서(70)에 의해 12 개의 분리된 출력으로 디멀티플렉스되고, 상기 출력은 각각의 서브세그먼트(A 내지 L)에 각각 대응한다. 각각 코우밍된 서브세그먼트는 디멀티플렉서(70)에 의해 1/12심볼 클럭율(fs)로 동작되는 각각의 비터비 디코더(44A 내지 44L)에 공급된다. 디코더(44A 내지 44L)는 각각 입력 비트(X1 X2)의 추정을 포함하는 한 쌍의 출력 디코드 비트를 제공하고, 상기 디코드 비트는 멀티플렉서(78)에 의해 도 3에 도시된 인터리브된 비트 스트림으로 멀티플렉스된다.
장치(40)로부터 인터리브된 심볼은 또한 디멀티플렉서(72)에 의해 12개의 분리된 서브세그먼트(A 내지 L)로 디멀티플렉스되고, 각각의 서브세그먼트는 비터비디코더(46A 내지 46L) 각각에 공급된다. 따라서 소스(24)로부터 나온 원래의 데이터 바이트는 각각의 디코더(46A 내지 46L)에 의해 한 단위로 각각 처리된다. 예를 들면, 심볼(A3 A2 A1 A0)로 포현된 데이터 바이트는 디코더(46A) 등에 의해 처리된다. 상기 처리된 심볼이 이미 필터(42)에 의해 코우밍되었다는 점을 제외하면 디코더(44A 내지 44L)에 대해서도 마찬가지다.
디코더(46A 내지 46L)는 본 기술에서 잘 알려진 비트(Y2와 Y1)의 추정을 복구하기 위한 최적의 MLSE 비터비 디코딩을 달성하기 위하여 각각 fs/12의 비율로 동작하고 도 7의 상태 다이어그램에 따라서 프로그램된 거의 동일한 장치를 포함할 수 있다. 특히, 각각의 디코더(46A 내지 46L)는 통상적으로 적절히 프로그램된 ROM을 이용하는 4개의 브랜치 메트릭을 발생하도록 ㅍ로그램되며, 상기 각각의 ROM은 수신된 심볼 레벨(즉, 8 내지 10비트 값)과 각각의 심볼 서브셋(a, b, c 및 d)의 두 서브셋 레벨 중 한 서브셋 레벨 사이의 차이점을 나타낸다. 도 9는 각각의 디코더(46A 내지 46L)의 기능을 실행하도록 프로그램될 수 있는 LSI 로직(Logic) 회사에 의해 제조된 비터비 디코더를 도시한다. 상기 디코더는 4개의 브랜치 메트릭을 발생하여 가산, 비교 및 선택(ACS) 장치(86)에 공급하기 위하여 수신된 심볼에 응답하는 브랜치 메트릭 제너레이터 ROM(84)를 포함한다. ACS 장치(86)는 양방향으로 경로 메트릭 저장 메모리(88)에 결합되고 또한 트레이스백 메모리(90)를 제공한다. 일반적으로, ACS 장치(86)는 제너레이터(84)에 의해 발생된 브랜치 메트릭을 메모리(88)에 저장된 이전의 경로 메트릭에 더하여 새로운 경로 메트릭을 발생하고, 동일한 상태로부터 나오는 경로 메트릭을 비교하고, 최하위의 경로 메트릭을 가진 경로 메트릭을 저장을 위해 선택한다. 다수의 브랜치가 나타난 후, 트레이스백 메모리(90)는 생존 경로를 선택하고 생존 경로를 생성했을지도 모를 비트(Y2와 Y1)의 추정을 발생하기 위하여 동작될 수 있다.
전술한 분석에서 입력 비트 스트림상의 프리코더(32a)의 효과는 무시되었다는 점을 상기하라. 프리코더의 기능은 하기에 더 상세히 설명되겠지만, 현재는 모듈로-2 프리코더의 동작 때문에 입력 비트(X2)는 비트(Y2)와 다르다는 것을 인지하는 것으로 충분하다. 도 8에서 비터비 디코더(46A 내지 46L) 각각의 출력은 단지 비트(Y2)의 추정만 포함하고, 입력 비트(X2)는 포함하지 않는다. 결국, 상보 모듈로-2 포스트코더(48A 내지 48L)는 각각의 디코더(46A 내지 46L)로부터 입력 비트 (X1과 X2)의 추정을 복구하기 위해 수신기에 사용된다. 각각의 포스트코더(48A 내지 48L)는 입력 비트(Y1)와 출력 비트(X1) 사이의 직접 경로와 출력 비트(Y2)가 모듈로-2 가산기(92)의 한 입력에 직접 공급되고 한 개의 심볼 지연 소자(92)를 통하여 가산기(92)의 제 2 입력에 공급되는 피드포워드 회로를 포함한다. 가산기(92)의 출력은 입력 비트(X2)의 추정을 포함한다. 마지막으로, 포스트코더(48A 내지 48L)로부터 나온 디코드 비트(X1, X2)는 멀티플렉서(96)에 의해 도 3에 도시된 것과 같이 인터리브된 비트 스트림으로 멀티플렉스된다.
본 발명의 다른 실시예에서, 각각의 비터비 디코더(46A 내지 46L)는 수신된 신호가 비교적 높은 S/N 비로 특징지워지는 경우 비용이 절감된 수신기를 제공하기 위하여 도 10에 도시된 것과 같은 슬라이서(98)로 교체될 수 있다. 이것은 지상 전송보다 더 양호한S/N 비를 일반적으로 나타내는 케이블 전송에서 빈번히 일어난다. 따라서 TCM 코딩 이득과 수신기 복잡성과 비용사이에 절충이 이루어진다. 도 10에서, 슬라이서(98)는 세 개의 슬라이스 레벨(-4, 0 및 +4)에 의해 특징지워진다. -4보다 더 작은 레벨을 가지는 수신된 심볼은 슬라이서(98)에 의해 비트 Y2Y1=00로, -4와 0 사이의 레벨은 비트 Y2Y1=01로, 0과 +4 사이의 레벨은 비트 Y2Y1=10으로, +4보다 더 높은 레벨은 비트 Y2Y1=11로 디코드될 것이다. 전술한 바와 같이 비트 Y2Y1은 각각의 포스트코더(48A 내지 48L)에 의해 비트(X2X1)의 추정으로 변환된다. 도 5의 맵퍼(49)에 대하여 다시 언급하면, 전술한 바와 같이, 연속적인 심볼 레벨이 비트(Z2Z1)의 공통 값으로 표시되기 때문에 슬라이서(98)는 수신된 심볼을 적절히 디코딩한다. 따라서 본 발명의 상기 실시예는 사실상, 8-레벨 TCM 시스템과 동일한 비트율을 공급하지만 TCM 코딩 이득이 실현되지 않았기 때문에 더 나쁜 S/N 성능을 가진 4-레벨 송신 및 수신 시스템을 실시한다.
도 8에 대하여 다시 언급하면, 콤 필터(42)가 NTSC 동일 채널 간섭을 감소하는 효과를 가지지만, 최적 MLSE 비터비 디코딩이 비트(X1과 X2)를 복구하는데 사용되는 디코더(44A 내지 44L)를 더 복잡하게 한다. 특히, 최적의 MLSE 비터비 디코더는 상기 엔코더의 상태와 콤 필터(42)의 지연 소자(76)의 상태를 고려해야 한다. 4개의 엔코더 상태가 있고 각각의 상태에 들어가는데는 4개의 가능한 방법이 있기 때문에(즉, 엔코더(32b)의 각각의 상태에 대한 지연 소자(76)의 4가지 가능한 상태가 있기 때문에), 최적의 디코더는 16-상태 트렐리스를 처리해야 한다. 또한, 디코더는 각각의 상태에 들어가는 4 개의 브랜치를 감정해야 하며 따라서 단지 2개의 브랜치가 각각의 엔코더 상태에 들어간다. 상기 디코더는 도 11에 도시되고, 사실상 복잡하기는 하지만 디자인은 비교적 전방향으로 직선이다. 특히, 상기 디코더의 기능은 도 9(동일한 참조 번호가 사용됨)에 도시된 기능과 유사하지만, 복잡성은 단지 4개의 브랜치 대신 15개의 브랜치 메트릭을 발생하도록 하는 요구를 포함하여 상당히 증가된다. 상기 브랜치 메트릭은 수신된 심볼 레벨과 콤 필터(42)의 출력에서 각각의 가능한 15개의 배열 점 사이의 차이를 나타낸다(즉, 8-레벨 심볼의 선형 결합은 15개의 가능한 출력 레벨을 포함한다),
도 12의 도표는 콤 필터(42)의 출력으로부터 비트(X1과 X2)를 복구하기 위해 사용된 비터비 디코더(44A 내지 44L)의 복잡성과 비용을 줄이기 위하여 본 발명에 따른 기술을 도시한다. 도 4에 도시된 프리코딩 비트(X2)에 의해 가능한 상기 단순화는 상기 디코더의 베이시스를 형성하는 트렐리스 다이어그램을 구성하는 콤 필터(42)의 지연 소자(76)로부터 몇몇 상태 정보를 무시함으로써 달성될 수 있다. 특히, 하기에 더욱 상세히 설명되듯이, 디코딩 단순화는 본 발명에 따라서 상기 콤 필터의 지연 소자(76)의 가능한 8개의 상태의 서브셋(a, b, c 및 d)을 식별하는 정보만 고려하여 얻어질 수 있다. 만약 지연 소자(76)의 출력이 참조 문자(V)로 표시되면, 엔코더와 채널의 결합 상태는 Q1(n)Q0(n)V1V0(n)으로 표시될 수 있고, 여기서 서브셋 V1V0(n)=서브셋 Z1Z0(n-1)이다. 즉, 지연 소자(76)의 상태는 이전의 심볼의 서브셋으로 표시된다.
도 12의 도표에 대하여 언급하면, 제 1 컬럼은 시간 n에서 (지연 소자(76)의 상태를 나타내는 서브셋 정보만 이용하여)결합된 엔코더와 채널의 상태 Q1Q0V1V0를 나타낸다. 도시된 것과 같이, 8개의 가능한 상태 0000, 0010, 0100, 0110, 1001, 1011, 1101 및 1111가 있다(모든 예에서 Q1=V0임을 주지한다). 상기 8개의 상태는 임의의 시간(n + 1)에서 엔코더(32b)의 상태(Q1Q0)와 지연 소자(76)이 출력(V)의 관련된 V1V0 서브셋을 주는 도 6의 도표의 마지막 두 칼럼으로부터 도출된다. 시간 (n + 1)에서 V1V0 서브셋은 시간(n)에서 출력 비트(Z1Z0)와 같다(도 6 도표의 제 3 칼럼 참조). 결합된 엔코더와 채널의 각각의 상태(Q1Q0V1V0)는 도 12이 도표에 두번 리스트되고, 입력 비트(X1)의 가능한 값에 대하여 한 번 리스트된다(도표의 제 3 컬럼). 도표의 제 4 칼럼은 시간(n)에서 각각의 엔코더/채널 상태와 각각의 입력 비트(X1) 값에 대한 서브셋(Z1Z0)을 나타낸다. 상기 값은 Z1 = X1과 Z0 = Q0 관계의 베이시스에서 도출된다. 상기 도표의 제 1 칼럼의 V1V0 서브셋과 상기 도표의 제 4 칼럼을 포함하는 Z1Z0 서브셋은 상기 도표의 제 2 및 제 5 칼럼에서 도 5의 맵퍼(49)에 도시된 서브셋 식별명(a 내지 d)에 의해 식별된다.
도 8에서, 각각의 디코더(44A 내지 44L)에 공급된 콤 필터(42)의 선형 가산기(74)의 출력은 문자(U)로 표시되고 수신된 심볼의 값에서 이전의 심볼 값을 뺀 값을 포함한다. 상기 값은 도 12의 도표의 여섯 번째 칼럼에 나타나는데 서브셋 식별명(a 내지 d)을 이용하여 Z 서브셋(Z1Z0)과 V 서브셋(V1V0)간의 차이를 나타낸다. 따라서, 예를 들면, 시간(n)에서 상기 도표의 제 1 행에 대한 U 서브셋은 (d-d)이고, 제 5행에 대하여는 (c-d)가 된다. 도 13에서 상기 U 서브셋의 가능한 값은 각각의 Z 서브셋(a, b, c 및 d)으로부터 각각의 V 서브셋(a, b, c 및 d)을 감산함으로써 도출된다. 특히, 각각의 가능한 Z 서브셋은 각각의 서브셋의 레벨에 대응하는 어두운 원에 의해 상기 도면의 상부를 따라서 식별된다. 예를 들면, 서브셋(a)은 8 레벨의 레벨 -1 및 +7을 포함하고, 서브셋(b)은 레벨 -3 및 +5를 포함하는 식으로 된다. 마찬가지로, 각각의 가능한 V 서브셋은 상기 도면의 좌측 가장자리를 따라서 식별된다. U 서브셋(U = Z-V)을 도출하기 위하여 각각의 Z 서브셋으로부터 각각의 U 서브셋을 뺀 결과는 상기 도면의 내부에 도시된다. 예를들면, 도 12의 도표의 마지막 행에 나타난 상기 U 서브셋(a-a)은 a 서브셋 레벨(-1과 +7)로부터 a 서브셋 레벨(-1과 +7)을 뺌으로서 도출되며, 이것은 도 13의 상부 좌측 코너에 도시된 세개의 레벨(+8, 0, -8)을 준다. 마찬가지로, 도 12 도표의 제 8 행에 나타낸 U 서브셋(a-b)은 a 서브셋 레벨(-1과 +7)로부터 b 서브셋 레벨(-3과 +5)을 뺌으로써 도출되고, 이것은 도시된 것과 같이 세 개의 레벨(+10, +2, -6)을 주며, 나머지도 이와 마찬가지이다.
도 13에 도시된 16개의 U 서브셋을 조사한 결과 각각의 U 서브셋이 이하 코셋으로 지칭되는 7개의 공통 서브셋 중 하나에 속한다는 것을 보여준다. 상기 7개의 코셋은 도 14에 되시되고 코셋 A(U 서브셋(a-a, b-b, c-c 및 d-d), B1(U 서브셋(b-a, c-b 및 d-c)), B2(U 서브셋(a-d)), C1(U 서브셋(c-a 및 d-b), C2(U 서브셋(a-c 및 b-d)), D1(U 서브셋(d-a)) 및 D2(U 서브셋(a-b, b-c 및 c-d))로 식별된다. 각각의 U 서브셋에 대한 상기 코셋은 또한 도 12의 도표의 제 7 칼럼에 도시된다. 각각의 코셋은 15개의 가능한 레벨 중 3개의 레벨을 포함한다.
도 12의 도표의 마지막 칼럼은 도 6의 도표의 마지막 두 칼럼에 대응하며 시간(n + 1)에서 엔코더/채널의 상태(Q1Q0V1V0)를 나타낸다. 상기 도표의 제 1 및 마지막 칼럼은 이제 도 15에 도시된 결합된 엔코더/체널에 대한 트렐리스 상태 천이 다이어그램을 구성하는데 이용될 수 있다. 상기 도면에서, Q1이 과다하므로 V0는 무시되었다. 따라서 트렐리스 상태 천이 다이어그램은 8개의 상태를 포함하고, 각각의 상태로부터 두 개의 브랜치가 나온다. 각각의 브랜치는 입력 비트(X1)와 각각의 천이와 관련된 코셋(A, B1, B2, C1, C2, D1 및 D2) 라벨이 붙어 있다. 도 15의 트렐리스 다이어그램은 이제 콤 필터(42)의 가산기(74)의 출력(U)으로부터 입력 비트(X1)를 추정하기 위하여 복잡성이 감소된 비터비 디코더(각각의 디코더(44A 내지 44L)에 대하여)의 베이시스를 공급하는데 사용될 수 있다. 상기 디코더는 도 11의 최적 비터비 디코더의 다른 실시예를 포함하고, 도 16에 도시된 비터비 디코더 형태를 가질 수 있다. 상기 비터비 디코더를 실행하는데 사용된 장치는 도 9 및 도 11의 디코더에 사용된 장치와 유사할 수 있고 따라서 브랜치 메트릭 제너레이터 (84), ACS 장치(86), 경로 메트릭 저장 메모리(88) 및 트레이스백 메모리(90)를 포함한다. 도 16의 디코더의 경우, 브랜치 메트릭 발생기(84)는 콤 필터(42)의 가산기(74)의 출력에서의 심볼 레벨(U)과 7개의 코셋들(A, B1, B2, C1, C2, D1, D2)의 각각의 코셋의 3개의 유효한 레벨중에서 가장 가까운 레벨과의 사이의 제곱된 유클리드 거리를 각각 나타내는 7개의 브랜치 메트릭을 발생하도록 프로그램된다. 예로서, 레벨 U=(-6)을 가정하면, 7개의 브랜치 메트릭은 다음과 같이 도출될 것이다. 즉, A=22=4; B1=42=16; B2=42=16; C1=22=4; C2=22=4; D1=0 및 D2=0. 이러한 브랜치 메트릭과 도15의 트렐리스 다이어그램에 기초하여, 디코더는 디코더에 의해서 이루어지는 생존 경로 판정으로부터 알려진 비트(X1)의 추정치 및 관련 코셋 식별을 제공한다.
그러나, 여전히 입력 비트(X2)의 추정치를 제공하는 것이 필요하며, 이것은 도16의 비터비 디코더에 의해 제공되는 코셋 정보에 응답하여 이루어질 수 있다. 비트(X2)를 추정하는 능력은 도4의 입력 비트(X2)의 경로내에 프리코더(32a)를 제공하므로써 얻어진다. 특히, 입력 비트 X2(n)=1일 때마다 프리코더의 대응 출력 비트 Y2(n)은 이전의 출력 비트 Y2(n-1)와는 다르도록 프리코더(32a)가 구성된다는 것을 알 수 있을 것이다. 즉, Y2(n)이 Y2(n-1)이면, X2(n)+1이다. 또한, X2(n)=0이면, 대응 출력 비트 Y2(n)은 이전의 출력 비트 Y2(n-1)과 같을 것이다. 즉, Y2(n)=Y2(n-1)이면, X2(n)=0이다. 또한, 도5의 맵퍼(49)를 참조하면, Z2(즉, Y2)=1일 때에 양의 레벨 심볼이 제공되고, Z2=Y2=0일 때에, 음의 레벨 심볼이 제공되는 것을 알 수 있을 것이다.
상기 특성은 도17에 도시된 비트 X2를 추정하는 데에 사용된다. 콤 필터(42)의 가산기(74)의 출력에서의 심볼 레벨(U)은 지연소자(100)(비터비 디코더들(44A 내지 44L의 지연소자와 정합되도록 선택된)를 통해서 복수의 즉 7개의 슬라서(102)의 하나의 출력에 인가된다. 비터비 디코더(44A 내지 44L)의 출력에서의 코셋 식별 신호는 슬라이서(102)의 제2 입력에 인가된다. 비트 X2의 추정치는 슬라이서(102)에 의해 발생되는데, 슬라이서(102)는 콤 필터(42)로부터의 U 심볼 레벨이 각각의 비터비 디코더(44A 내지 44L)에 의해 식별된 코셋(A, B1, B2, C1, C2, D1, D2)의 외부 레벨(즉, 코셋 A의 레벨 +8 또는 -8)중의 하나에 가까운지를 결정하며, 이 경우에 비트 X2는 1로서 디코딩되며, 콤 필터(42)로부터의 U 심볼 레벨이식별된 코셋 레벨의 중간 레벨(즉, 코셋 A의 레벨 0)에 가까운지를 결정하며, 이 경우에는 비트 X2는 0으로서 디코딩된다. 상기 사항은, 프리코더(32a)의 출력에서의 연속적인 Y2비트들이 값 Y2(n)=1이고 Y2(n-1)=0으로 특징될 때에만 각각의 코셋 레벨의 양의 외부 레벨(즉, 코셋 A의 +8)이 발생하고, 연속적인 Y2비트가 값 Y2(n)=0이고 Y2(n-1)=1일 때에만 각각의 코셋의 음의 출력 레벨(즉, 코셋 A의 -8)이 발생하고, 연속적인 Y2비트가 Y2(n)=1이고 Y2(n-1)=1일 때 또는 Y2(n)=0이고 Y2(n-1)=0일 때에만 각각의 코셋의 중간 레벨(즉, 코셋 A의 0)이 발생된다는 사실에 기초한다. 2개의 앞의 경우에는 X2(n)=1이고(Y2(n)이 Y2(n-1)과 다르므로), 후자의 경우에는 X2(n)=0이다 (Y2(n)=Y2(n-1)이므로).
마지막으로, 입력 비트 X2의 경로내에 프리코더(32a)를 포함시키는 것은 도11에 도시된 콤 필터(42)의 출력을 프로세스하기 위해서 최적 MLSE 비터비 디코더가 사용될 때에 추정된 비트 X2의 경로내에 상보적 포스트코더(104)의 삽입을 요구한다. 상보적 포스트코더는 도17의 회로의 경우에는 추정된 비트 X2가 직접 발생되기 때문에 요구되지 않는다.
상기와 같이, 비록 본 발명의 다음의 특징이 프레임당 다른 수의 데이터 세그멘트와 데이터 세그멘트당 다른 수의 심볼을 갖는 배열에 동일하게 적용가능하지만, 소스(24)에 의해 제공된 데이터는 684 심볼의 복수의 데이터 세그멘트를 각각 포함하는 연속적인 데이터 프레임내에 양호하게 배열된다. 하나 이상의 의사 랜덤시켄스를 포함할 수 있는 프레임 동기 신호를 각각의 프레임의 제1 데이터 세그멘트내에 합체하고, 데이터 세그멘트 동기 신호를 각각의 데이터 세그멘트의 첫 번째 4개의 심볼 위치에 합체하는 것이 더욱 바람직하다. 도4로 돌아가서, 프레임 및 세그멘트 동기 신호는 적절한 시간에 프레임 및 데이터 세그멘트 동기 발생기(66)에 의해 멀티플렉서(66)의 출력에서 데이터 스트림에 삽입된다. 이러한 기간 동안에, 프리코더(32a)의 멀티플렉서(46)의 B 입력과 콘볼루션 엔코더(32b)의 멀티플렉서 (53,55)의 B 입력이 선택된다. 또한, 각각의 프레임의 마지막 데이터 세그멘트의 마지막 12 심볼은 메모리(64)내로 읽혀지고, 멀티플렉서(62)의 출력에서 프레임 동기 세그멘트의 마지막 12 심볼 기간내에 복사된다. 이하에서 더욱 상세히 설명되듯이, 상기 사항들은 수신기에서 각각의 서브세그멘트(A 내지 L)(도3 참조)로부터의 심볼들은 동일한 서브세그멘트로부터의 심볼들에 의해서만 프로세스된다는 것을 보장하는 데에 효과적이다.
더욱 구체적으로 말해서, 세그멘트 동기 기간 동안에, 4개의 예정된 동기 심볼들(S0, S1, S2및 S3)은 발생기(66)와 멀티플렉서(62)에 의해 데이터 스트림에 삽입되며, 동시에 소스(24)로부터의 입력 데이터는 잠정적으로 중지된다. 또한, 지연소자(48, 54, 56)의 출력은 그들의 각각의 입력들에 피드백되기 때문에, 각각의 지연소자는 도18에 도시된 바와 같이 세그멘트 동기 기간을 바로 뒤따르는 것으로 특징지워질 것이며, 지연소자의 상태는 후속적 E로부터 심볼에 의해 한정된다. 세그멘트 동기 신호(S0, S1, S2및 S3)의 부근의 복합 신호는 도19에 도시되었는데, 여기에서 동기 신호를 포함하는 데이터 세그멘트는 시간 n에서 발생하며, 선행 및 후행 세그멘트는 각각 시간 (n-1) 및 (n+1)에서 발생한다. 이 도면과 관련하여, 동기 심볼을 복합 데이터 스트림에 삽입하였음에도 불구하고, 서브세그멘트 완전성이 유지된다는 것을(동일한 서브세그멘트로부터의 모든 심볼은 서로 12 심볼 기간만큼 이격된다) 알 수 있을 것이다.
도20은 본 발명의 동기 삽입 특징에 따른 동작을 위해 수정된 도8의 콤 필터 (42)의 실시예를 도시한다. 그 수정예는 콤 필터의 출력을 직접 수신하기 위한 A 입력과 가산기(112)의 출력을 수신하기 위한 B 입력을 가진 멀티플렉서(110)의 제공을 포함한다. 가산기(112)의 한 입력은 콤 필터의 출력에 직접 접속되고 반면에 상기 가산기의 제 2 입력은 12 심볼 지연 소자(114)에 의해 콤 필터 출력에 접속된다. 멀티플렉서(110)의 B 입력은 심볼 인터벌(13 내지 16)(즉, 12 심볼 클록 지연된 동기 인터벌) 동안 선택되고 그 외에는 A 입력이 선택된다.
동작 중에, 동기 인터벌 동안 콤 필터(42)의 출력은 다음을 포함한다.
S0 - A(n-1)
S1 - B(n-1)
S2 - C(n-1)
S3 - D(n-1)
상기 정보는 멀티플렉서(110)의 A 입력을 통하여 상기 디코더에 공급되며, 의미있는 데이터를 나타내지 않고 따라서 상기 디코더에 의해 무시된다. 그러나, 시간(n)에서 발생하는 데이터 세그먼트 내의 다음 심볼(즉, 서브세그먼트(E)로부터 나온 심볼)로 시작하여, 동일한 서브세그먼트로부터 나온 심볼은 적절히 함께 분리되고 멀티플렉서(110)의 A 입력을 통하여 상기 디코더에 공급된다. 시간 (n+1)에서 발생하는 데이터 세그먼트의 첫 번째 4개의 심볼 동안 멀티플렉서(110)의 B 입력이 선택된다. 상기 기간 동안의 콤 필터(42)의 출력은 다음과 같다.
A(n+1) - S0
B(n+1) - S1
C(n+1) - S2
D(n+1) - S3
상기 값은 4 개의 연속적인 출력 A(n+0) - A(n-1), B(n+0) - B(n-1), C(n+1) - C(n-1) 및 D(n+1) - D(n-1)을 공급하도록 가산기(112)에서 지연 소자(112)에 저장된 동기 인터벌 동안 상기 콤 필터의 4개의 출력과 결합된다. 출력은 각각 소요된 것과 마찬가지로 동일한 서브세그먼트로부터 분리된 데이터 심볼을 나타낸다. 그 다음에, 멀티플렉서(110)의 A 입력이 다시 선택되어 정상적인 처리가 계속된다.
도 21은 본 발명의 수신기에 사용된 포스트코더, 예를 들면, 본 발명의 동기 삽입 특징에 따른 동작에 대하여 수정된 도 8 및 도 10의 포스트코더(48A 내지 48L)의 일실시예를 도시한다. 수정된 포스트코더는 모듈로 가산기(120)와 피드포워드 지연 소자(122)를 포함하며, 동기 인터벌 동안 지연 소자(122)의 출력을 다시 입력으로 연결시키고 그 외에는 상기 포스트코더의 입력 신호를 지연 소자(122)를 통하여 가산기(120)의 입력에 공급하는 멀티플렉서(124)를 더 포함한다. 결국, 포스트코더의 출력이 무시되는 상기 동기 인터벌 다음에, 각각의 수정된 포스트코더 (48A 내지 48L)는 예상대로 연결되는 서브세그먼트로부터 나온 심볼을 각각의 지연 소자(122)에 저장할 것이다.
프레임 동기 삽입과 처리는 데이터 세그멘트 동기와 관련하여 전술한 것과 같은 방식으로 이루어진다. 특히, 프레임 동기 인터벌에서, 즉 각각의 프레임의 제 1 데이터 세그먼트에서, 제너레이터(66)와 멀티플렉서(62)는 처음에는 프레임 동기 심볼(V0-V671)을 도 22에 도시된 것과 같이 프레임 동기 세그멘트(S0)의 첫 번째 672 개의 심볼 위치로 삽입하도록 동작된다. 상기 프레임 동기 세그먼트의 마지막 12 심볼은 RAM(64)에 의해 상기 데이터 스트림에 삽입되고 앞의 프레임(미리 RAM(64)에 기록된)의 마지막 세그먼트(S312)의 마지막 12 심볼을 포함한다. 또한, 멀티플렉서(46, 53 및 55)의 B 입력은 상기 프레임 동기 인터벌 동안 선택되기 때문에, 지연 소자(48, 54 및 56)는 다음 데이터 세그먼트(S1)의 세그먼트 동기 인터벌의 끝에서 도 18에 도시된 상태를 나타낼 수 있으며, 이것은 그 다음에 전술한 것과 같이 그리고 도 22에 도시된 것과 같이 형성될 수 있다.
도 20과 도 21의 회로는 각각의 서브세그먼트(A 내지 L)로부터 나온 심볼이 단지 동일한 서브세그먼트의 심볼과 함께 처리되도록 하기 위하여 전술된 것과 같이 동작된다. 상기 프레임 동기 세그먼트(S0) 동안 두 회로의 출력은 의미있는 데이터를 나타내지 않고 따라서 수반되는 처리 과정에서 무시된다.
전술한 것과 같이, 본 발명의 시스템은 예를 들면, 증가된 비트율을 공급하기 위하여 다른 맵핑 배열로 이용될 수 있고 QAM과 같은 다른 변조 계획을 가지고 이용될 수 있다. 도 23은 시스템에 대한 본 발명의 응용을 도시하고 여기서 각각의심볼은 전술한 2 비트 대신 3 비트를 나타낸다. 도 3에 도시된 것과 같이, 입력 데이터 비트(X1, X2 및 X3)는 상기 심볼율로 공급되고, 16 레벨 심볼 맵퍼(491)에 비트(Z3과 Z2)로 공급하기 위하여, 비트(X3와 X2)는 모듈로(4) 결합기(44')를 포함하는 모듈로(4) 프리코더(32a')에 의해 비트(Y3와 Y2)로 변환된다. 데이터 비트(X1)는 맵퍼(491)의 제 3 입력과, 맵퍼(491)의 제 4 입력에 공급하기 위하여 비트(Z0)를 개발하는 콘볼루션 엔코더(32b)에 비트(Z1)로 공급된다. 전술한 실시예에서, 비트(Z1Z0)는 4개의 심볼 레벨을 각각 포함하는 서브셋(a, b, c 및 d)을 나타낸다. 또한, 각각의 서브셋 내에서 각각의 심볼 크기는 8 단위만큼 차이가 나고 연속적인 심볼 레벨(예를 들면, -15, -13)은 비트(Z3Z2Z1)의 공통 상태에 의해 선택된다. 도 23의 회로에 의해 발생된 상기 신호는 따라서 전술된 기술을 이용하여 디크드될 수 있다. 상기 실시예에서, 최적의 MLSE 디코더(즉, 상기 프리코더를 고려하지 않고 콤 필터의 출력을 디코드하는데 사용되는 디코더)는 상기 엔코더가 가지는 상태 수의 8배이다. 모듈로-4 프리코더를 포함하면, 상기 디코더는 상기 엔코더의 단 두배의 상태 수를 가지고 에러 전달 없이 uncoded 비트를 디코드하는 트렐리스에서 동작할 수 있다.
도 24a와 도 24b는 QAM 변조기에 대한 본 발명의 응용을 도시한다. 도 24a에 도시된 것과 같이, 3 개의 입력 비트(X1, X2 및 X3)가 제공되고, 비트(X3와 X2)는 출력 비트(Z3과 Z2)를 공급하도록 각각의 모듈로-2 프리코더(3211a와 32111a)에 의해 독립적으로 프리코드되고 비트(X1)는 출력 비트(Z1과 Z0)를 발생하기 위한 콘볼루션 엔코더(32b)에 공급된다. 출력 비트(Z3Z2Z1Z0)는 QQM 변조기(361)에 공급하기 위하여 서브셋(a 내지 b) 중 한 서브셋에 포함되는 16 직교 심볼(도 24b 참조)을 발생하기 위하여 심볼 맵퍼(4911)에 공급된다. 상기와 연계하여, 비트(Z1Z0)는 각각의 심볼 서브셋(a 내지 d)을 나타낸다는 것을 알 수 있다. 프리코더 없이 최적으로 디코딩하려면, 상기 엔코더가 가지는 상태 수의 8배의 상태 수를 가지는 디코더가 요구된다. 상기 프리코더와 함께, 디코더는 단지 두 2배의 상태 수를 가진다.
도 23과 도 24의 시스템을 위한 수신기는 일반적으로 도 8에 도시된 형태를 가질 수 있다. 도 23의 시스템이 경우, 도 25a에 도시된 모듈로 4 포스트코더 (48A')는 모듈로 4 결합기(92')를 포함하며, 각각의 모듈로 2 포스트코더(48A)를 대신하고, 도 24a와 도 24b의 시스템의 경우, 도 25b에 도시된 한 쌍의 모듈로 2 포스트코더(48"과 48A'")는 각각의 모듈로 2 포스트코더(48A)를 대신한다.
본 발명의 상술된 실시예에서 본 발명의 정신과 범주를 벗어나지 않는 많은 변화가 본 기술에 숙련된 사람에게 나타날 수 있음을 주지한다. 본 발명은 단지 청구항 내에서 정의된대로 한정한다.

Claims (13)

  1. 데이터 프레임 구성 방법에 있어서, 복수의 소스 데이터 바이트들을 나타내는 복수의 엔코딩된 데이터 심볼들을 데이터 프레임을 포함하는 예정된 수의 데이터 세그먼트들로 배열하는 단계로서, 상기 데이터 세그먼트들 중의 예정된 한 개의 데이터 세그먼트가 프레임 동기 세그먼트를 포함하는, 상기 배열 단계 및, 상기 프레임 동기 세그먼트의 바로 앞에 선행하는 데이터 세그먼트의 마지막 N개의 엔코딩된 심볼들을 상기 프레임 동기 세그먼트의 마지막 N개의 심볼 위치들에 복사하는 단계를 포함하는 데이터 프레임 구성 방법.
  2. 제1항에 있어서, N은 12이고, 상기 데이터 세그먼트들의 예정된 수는 313을 포함하는 데이터 프레임 구성 방법.
  3. 제1항 또는 제2항에 있어서, 메모리에 저장하기 위하여 상기 프레임 동기 세그먼트의 바로 앞에 선행하는 데이터 세그먼트의 상기 마지막 N개의 엔코딩된 데이터 심볼들을 기록하는 단계와, 상기 프레임 동기 세그먼트의 마지막 N개의 심볼 위치에 삽입하기 위하여 상기 메모리로부터 상기 저장된 N개의 엔코딩된 심볼들을 판독하는 단계를 포함하는 데이터 프레임 구성 방법.
  4. 제1항 또는 제2항에 있어서, 상기 프레임 동기 세그먼트와 다른 상기 데이터 세그먼트는 각각 상기 소스 데이터 바이트들의 연속적인 그룹을 나타내는 복수의 상기 엔코딩된 데이터 심볼들을 각각 포함하는 N개의 인터리브된 서브세그먼트들을 포함하고, 첫번째 M개의 서브세그먼트들 각각의 제 1 심볼은 예정된 데이터 세그먼트 동기 심볼을 포함하고, M은 N보다 작고 4와 같거나 더 크며, 나머지 서브 세그먼트들 각각의 제 1 엔코딩된 데이터 심볼은 각각의 서브세그먼트의 엔코딩된 데이터 심볼들과 적절히 인터리브되는 데이터 프레임 구성 방법.
  5. 제4항에 있어서, N은 12이고 M은 4인 데이터 프레임 구성 방법.
  6. 제5항에 있어서, 일정한 심볼율로 복수의 데이터 심볼들을 공급하는 단계와, 상기 엔코딩된 데이터 심볼들을 도출하기 위하여 상기 복수의 데이터 심볼들을 엔코딩하는 단계로서, 상기 데이터 심볼들을 12 심볼 인터벌 길이의 지연 소자에 적용하는 단계를 포함하는 상기 엔코딩 단계 및 상기 지연 소자의 출력을 상기 데이터 세그먼트 동기 심볼들에 대응하는 심볼 인터볼들 동안 상기 지연 소자의 입력에 피드백하는 단계를 포함하는 데이터 프레임 구성 방법.
  7. 복수의 연속적인 데이터 프레임들을 포함하는 데이터 신호를 수신하기 위한 수단으로서, 각각의 상기 데이터 프레임들을 복수의 소스 데이터 바이트를 나타내며 예정된 수의 데이터 세그먼트들로 배열된 복수의 엔코딩된 데이터 심볼들을 포함하고, 각각의 상기 데이터 프레임들의 데이터 세그먼트들 중 예정된 한 개의 데이터 세그먼트는 프레임 동기 세그먼트를 포함하고, 상기 프레임 동기 세그먼트의 마지막 N 심볼들은 상기 프레임 동기 세그먼트의 바로 앞에 선행하는 데이터 세그먼트의 마지막 N개의 엔코딩된 데이터 심볼들의 카피를 포함하는, 상기 데이터 신호 수신 수단 및, 상기 수신된 데이터 신호에 응답하여 상기 소스 데이터 바이트들을 나타내는 복수의 추정 데이터 바이트들을 도출하기 위한 디코딩 수단을 포함하는 수신기.
  8. 제7항에 있어서, 상기 예정된 수는 313이고 N은 12인 수신기.
  9. 제7항 또는 8항에 있어서, 상기 프레임 동기 세그먼트와 다른 상기 데이터 세그먼트는 각각 상기 소스 데이터 바이트들의 연속적인 그룹을 나타내는 복수의 상기 엔코딩된 데이터 심볼들을 각각 포함하는 N개의 인터리브된 서브세그먼트들을 포함하며, 상기 디코딩 수단은 연속적인 소스 데이터 바이트들의 상기 그룹들 중 대응하는 한 그룹을 나타내는 복수의 추정 데이터 바이트들을 도출하기 위하여 상기 서브세그먼트들 각각을 독립적으로 디코딩하는 수단을 포함하는 수신기.
  10. 제9항에 있어서, 각각의 데이터 세그먼트의 각각의 첫 번째 M개의 서브세그먼트들 각각의 제 1 심볼은 예정된 데이터 세그먼트 동기 심볼을 포함하고, M은 N보다 작고 4와 같거나 4보다 더 크고, 나머지 서브세그먼트들 각각의 첫 번째 엔코딩된 데이터 심볼은 각각의 서브세그먼트의 엔코딩된 데이터 심볼들과 적절히 인터리브되는 수신기.
  11. 제10항에 있어서, N은 12이고 M은 4인 수신기.
  12. 제11항에 있어서, 상기 디코딩 수단은 상기 수신 수단에 결합된 12 심볼 인터벌 길이의 지연소자와, 상기 데이터 세그먼트 동기 심볼들에 대응하는 심볼 인터벌들 동안 상기 지연 소자의 출력을 상기 지연 소자의 입력에 피드백하는 수단을 포함하는 수신기.
  13. 제11항 또는 12항에 있어서, 상기 수신된 데이터 신호에 응답하여 동일 채널 간섭을 줄이는 선형 필터를 포함하며, 상기 필터는 각각의 수신된 엔코딩된 데이터 심볼을 그 이전의 12 심볼 인터벌 동안 수신된 엔코딩된 데이터 심볼로부터 빼는 감산 수단과, 각각의 필터링된 엔코딩된 심볼을 그 이전의 12 심볼 인터벌 동안 발생된 필터링된 엔코딩된 심볼에 더하는 가산수단 및, 각각의 상기 데이터 세그먼트들의 심볼 인터벌들 13 내지 16 동안 상기 가산 수단의 출력을 상기 디코딩 수단에 공급하거나 상기 감산 수단의 출력을 상기 디코딩 수단에 공급하는 수단을 포함하는 수신기.
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