KR100272011B1 - 직접 시퀀스 코드분할 다중액세스 시스템 수신기의채널 보상 장치 - Google Patents

Abstract

직접시퀀스 코드분할 다중액세스 시스템 수신기가 채널의 변화에 영향을 받지 않도록 하기 위한 채널 보상 장치에 관한 기술이다.

직접시퀀스 코드분할 다중액세스 시스템 수신기에서 동기 복조에 앞서 역확산된 신호에 대한 위상 및 잔여 주파수 오차를 보상하는 본 채널 보상 장치는, 소정의 칩 레이트로 샘플링된 입력신호를 소정 주기만큼 누적하고 그 누적된 값에 소정의 이득을 곱해서 출력하는 1차 적분기와, 상기 1차 적분기에서 출력되는 데이터를 단위 레지스터에 저장하며, 상기 1차 적분기에서 데이터가 출력될 때마다 쉬프트를 실시하여 특정 개수의 레지스터에 순차적으로 저장하는 쉬프트레지스터와, 상기 쉬프트레지스터의 각 레지스터로부터 동시에 출력되는 데이터를 2차 적분하는 2차 적분기와, 입력신호를 소정 시간동안 지연시키기 위한 지연기와, 상기 지연기에서 출력되는 소정 지연된 입력신호에 상기 2차 적분기의 출력을 곱하여 보상된 신호를 출력하는 곱셈기로 구성됨을 특징으로 한다.

Description

직접시퀀스 코드분할 다중액세스 시스템 수신기의 채널 보상 장치

본 발명은 직접시퀀스 코드분할 다중액세스(Direct Sequence-Code Division Multiple Access: 이하 DS-CDMA라 함.) 시스템에 있어서 수신기에 관한 것으로, 특히 동기 복조에 앞서 역확산된 신호에 대한 위상 및 잔여 주파수 오차를 보상하는 채널 보상 장치에 관한 것이다.

다기화(diversity)를 사용하고 있는 DS-CDMA 시스템의 장점으로 다중 경로 페이딩 효과를 극복하면서 잡음에 강하다는 사실은 널리 알려져 있다. 또한 다기화에 의한 성능 향상은 결합기(combiner)의 종류(selection, maximal ratio, equal gain combiner)에 따라 약간의 차이가 있을 수 있다.

현재 DS-CDMA시스템을 사용하고 있는 IS-95 시스템을 비롯한 차세대 시스템에서는 성능면에서 가장 우수한 것으로 알려진 최대비 결합(Maximal Ratio Combining: 이하 MRC라 함.)기술을 이용한 레이크 수신기를 갖추고 있다. 이러한 레이크 수신기는 동기 복조를 기본으로 하고 있다. 그러므로 위상 쉬프트 키잉(Phase Shift Keying: 이하 PSK라 함.) 방식으로 변조된 신호에 대한 동기 복조시, 이동 무선 채널에 의한 레일리(Rayleigh) 페이딩의 위상 변화나 국부발진기에서 발생하는 주파수 오차와 같은 위상 정보에 대한 검출 및 보상 과정이 항상 필요하게 된다.

동기방식 DS-CDMA 시스템에서는 이동 무선 채널에서의 페이딩으로 인한 위상과 진폭 변화를 보상하기 위해서 수신 신호의 평균값을 이용하고 있다. 그러나 특정 샘플 구간의 평균값은 현 시점에서의 위상 및 진폭과는 차이를 나타내며, 반송파 주파수 오차는 이러한 차이를 더욱 심화시키게 된다. 이와 같이 수신 신호의 평균값을 이용하고 있는 ML(Maximum Likelyhood) 알고리즘은 진폭벡터 α 와 위상벡터 θ 에 대한 결합 추정(joint estimation)을 의미한다. 즉, 특정 관찰구간 N_P동안의 복소 수신신호 벡터 로부터 관찰된 값 ρ 에 대한 최대의 조건부 확률 P(ρ|α, θ, T_P) 를 얻는 것으로 다음과 같은 수학식 1과 2로 나타낼 수 있다.

상기 수학식 1 및 2를 이용하여 수신기에서는 채널에 의해 발생하는 시변 위상 및 주파수 보상 과정에서의 잔여 주파수 오차에 대한 정보를 얻어낼 수 있다.

도 1은 이동국 수신기의 구성을 나타낸 도면이다. 국부발진기에 의해 기저대역으로 하향 변환된 신호는 칩 단위로 샘플링되며 샘플 타이밍은 탐색기와 추정기에 의해 정확하게 얻을 수 있다. 또한 다중 경로 채널에 의해 L개의 경로로부터 입력되는 신호는 다기화에 의한 결합기로 L개의 신호의 전력을 모두 결합함으로써 다중 경로에 의한 성능 열화를 극복할 수 있다. 각각의 경로에 대해 복조기가 있는데 흔히 이것을 핑거(finger)라 일컫는다. 일반적으로 하드웨어의 복잡성을 고려하여 핑거의 개수(L)는 3∼4개로 이루어져 있다.

도 2는 특정 경로 l에 대한 이동국의 핑거 구조를 나타낸 도면이다. 샘플된 신호는 국부 PN코드에 의해 역확산이 이루어지며, 역확산된 신호는 채널 추정기에 의해 채널의 위상 변화 및 잔여 주파수 오차를 보상하여 동기 복조를 수행할 수 있도록 하고 있다. 채널 보상을 거친 신호는 직교 코드인 국부 왈쉬 코드에 의해 특정 논리 채널(logical channel: sync., paging, traffic #number)이 구분되어진다. 다음에 위치한 적분기에 의해 칩 단위의 신호에서 비트 단위로 변환되면서 PN코드에 의한 프로세싱 이득을 얻을 수 있다.

도 3은 기존의 시스템에서 사용되던 채널추정기의 구조를 나타낸 블록도 이다. 간단한 구조로써 ML알고리즘을 이용한 방식인 특정 구간 적분한 값을 얻어 보상하는 구조로 이루어져 있다.

도 4는 종래의 채널 추정기에서 실시되는 보상 과정을 보다 구체적으로 나타낸 블록도 이다. N〉N_p인 경우는 신호 시퀀스(signal sequence, group of the signal value: ⇒)이고, N〈N_p인 경우는 심볼주기보다 추정구간(N_p)이 짧은 경우를 나타낸다.

도 5는 채널 추정을 위해 단일 적분기 구조를 사용하는 경우 주파수 오차와 도플러 주파수에 따른 결과값을 나타낸 도면이다. 결과값으로는 2%의 비트 오차만을 허용하였을 때 요구되어지는 Ec/No값을 사용한다.

이처럼 동기 방식 수신기에서는 위상 변화를 제거하기 위해서 채널 추정기를 사용하고 있는데, ML알고리즘을 이용하고 있는 채널 추정기는 단일 적분기 구조를 가지며 시간적으로 변하는 위상에 대한 정보를 일정 구간 동안의 평균값을 통해 얻고 있다. 이러한 단일 적분기 구조는 잡음 억압 능력과 위상 추정 능력을 함께 갖추고 있기는 하지만 이 두 가지의 능력은 서로 상충적인 특징이 있기 때문에 최적의 시스템 성능을 얻으려면 평균에 필요한 적절한 관찰구간이 필요하게 된다. 즉 현재까지 사용되고 있는 단일 적분기 구조는 채널의 변화에 민감하게 동작하였는 바, 채널의 변화가 매우 급격하게 변할 경우에는 심한 성능 열화를 나타내게 된다. 통상적으로 특정 채널 환경에 대한 최적 변수(parameter)인 관찰구간을 설정하더라도, 시간적으로 또는 공간적으로 채널 환경이 다양하게 변하기 때문에 성능 열화를 피할 수가 없다. 그러므로 이러한 방식에서는 다양한 무선 채널 환경을 판단하여 최적 관찰구간을 채널에 적응할 수 있도록 설정해야 한다. 그러나 이러한 조건을 만족시키려면 실지 설계상에서 큰 어려움이 따른다.

따라서 본 발명의 목적은 직접시퀀스 코드분할 다중액세스 시스템 수신기가채널의 변화에 영향을 받지 않도록, 동기 복조에 앞서 역확산된 신호에 대한 위상 및 잔여 주파수 오차를 보상하는 채널 보상 장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 직접시퀀스 코드분할 다중액세스 시스템 수신기에서 동기 복조에 앞서 역확산된 신호에 대한 위상 및 잔여 주파수 오차를 보상하는 채널 보상 장치에 있어서, 소정의 칩 레이트로 샘플링된 입력신호를 소정 주기만큼 누적하고 그 누적된 값에 소정의 이득을 곱해서 출력하는 1차 적분기와, 상기 1차 적분기에서 출력되는 데이터를 단위 레지스터에 저장하며, 상기 1차 적분기에서 데이터가 출력될 때마다 쉬프트를 실시하여 특정 개수의 레지스터에 순차적으로 저장하는 쉬프트레지스터와, 상기 쉬프트레지스터의 각 레지스터로부터 동시에 출력되는 데이터를 2차 적분하는 2차 적분기와, 입력신호를 소정 시간동안 지연시키기 위한 지연기와, 상기 지연기에서 출력되는 소정 지연된 입력신호에 상기 2차 적분기의 출력을 곱하여 보상된 신호를 출력하는 곱셈기로 구성됨을 특징으로 한다.

도 1은 이동국 수신기의 구성을 나타낸 도면

도 2는 특정 경로 l에 대한 이동국의 핑거 구조를 나타낸 도면

도 3은 기존의 시스템에서 사용되던 채널추정기의 구조를 나타낸 블록도

도 4는 종래의 채널 추정기에서 실시되는 보상 과정을 보다 구체적으로 나타낸 블록도

도 5는 채널 추정을 위해 단일 적분기 구조를 사용하는 경우의 주파수 오차와 도플러 주파수에 따른 결과값을 나타낸 도면

도6은 본 발명의 실시 예에 따른 채널 추정기의 구조를 나타낸 도면

도 7은 본 발명의 실시 예에 따라 채널 추정을 위해 이중 적분기 구조를 사용하는 경우 주파수 오차와 도플러 주파수에 따른 결과값을 나타낸 도면

도 8은 다양한 잔여 주파수 오차에 대해서 전체 적분 구간에 따른 단일 적분기 구조와 이중 적분기 구조간의 성능 차이를 나타낸 도면

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자 등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도6은 본 발명의 실시 예에 따른 채널 추정기의 구조를 나타낸 도면이다.

1차 적분기(1st integrate-dump)(25)는 칩 레이트(chip rate)로 샘플링된 입력신호를 N_p1만큼 누적하고 그 누적된 값에 의 이득을 곱해서 출력한다. 상기 1차 적분기(25)는 기존 단일 적분기 구조를 이용한 채널 추정기에서 사용되었던 적분 구간에 비해 매우 적은 적분 구간을 가지며, 보통 2ⁿ(n은 정수)의 값으로 32∼64 정도의 칩 구간을 적분한다(IS-95 시스템에서는 한 월시코드주기인 64칩이 적절하다).

쉬프트레지스터(30)는 상기 1차 적분기(25)에서 출력된 값을 저장한다. 상기 쉬프트레지스터(30)는 입력값을 특정 개수의 레지스터에 저장하면서 상기 1차 적분기(25)의 주기마다 전체 레지스터의 값은 우측으로 이동되어진다.

2차 적분기(2nd integrate-dump)(35)는 상기 1차 적분기(25)에서 적분된 특정 개수의 값들을 다시 적분한다. 상기 2차 적분기(35)는 도시된 바와 같이 누적기(35a)와 이득 곱셈기(35b)로 이루어진다. 상기 누적기(35a)는 쉬프트레지스터(30)의 각 레지스터들에 저장된 값들을 전달받아 누적한다. 이때 상기 레지스터의 개수가 많을수록 상기 1차 적분기(25)에서 출력되는 값들을 보다 많이 저장할 수 있으므로 전체 누적 횟수가 증가하게 된다. 그러므로 성능면에서도 큰 이득을 얻을 수 있다. 상기 이득 곱셈기(35b)는 상기 누적기(35a)에서 출력되는 값에 상기 쉬프트레지스터(30)를 이루는 레지스터의 개수의 역수를 곱한다. 이를 통해 채널 추정기에서의 잡음에 의한 분산값을 줄일 수 있을 뿐만 아니라 검출 정보에 대한 비트값 조절을 위해서도 사용되어질 수 있다. 상기 2차 적분기(35)에서 출력되는 데이터를 보상값이라 할 때, 이 보상값이 갱신되는 주기는 N_p1이다. 이처럼 상기 2차 적분기(35)가 보상값을 갱신하는 주기는 N_p1로서 짧아 채널 변화에 적응적이지만, 그 값을 얻기까지의 총 추정 구간(N_p)은 어느 정도 길게 유지한다.

지연기(45)는 입력신호를 소정 지연하는 데 사용한다. 이때 그 지연 정도는 임의 시점에서의 입력신호를, 상기 입력신호가 상기 1차 적분기(25)를 거쳐 쉬프트레지스터(30)의 중간 레지스터에 도달하기까지의 시간 만큼으로 한다. 이는 그 때의 값이 가장 안정적이라고 간주한 때문이다. 상기 N_p는 N_p1×N_p2 이다. 상기 지연시간을 계산함에 있어 N_p1은 제1적분기(25)에서 누적되는 총 칩 구간이며, 쉬프트레지스터(30)의 전체 레지스터에 데이터가 모두 저장되기까지는 그러한 총 칩 구간이 상기 전체 레지스터의 개수(N_p2)만큼 거듭되어야 한다. 또한 N_p1에서 N_p1을 빼고 2로 나누는 이유는 예를 들어 쉬프트레지스터의 레지스터 개수가 7인 경우 중간 즉, 4번째 레지스터에 도달한 시점을 택하기 위함이다. 이를 위하여 전체 레지스터의 개수(N_p2)는 홀수가 되는 것이 바람직하다.

곱셈기(40)는 상기 지연기(45)에서 출력되는 소정 지연된 입력신호에 상기 상기 2차 적분기(35)의 출력을 곱하여 최종적으로 보상된 신호를 출력한다.

상기한 구성에 의거 본 발명에 따른 채널 보상 과정을 구체적으로 설명하면 다음과 같다.

칩 레이트로 샘플링된 입력신호는 채널 추정기의 1차 적분기(25)에 의해 N_p1만큼 누적이 되면서, 의 이득이 곱해진다. 여기서 는 그 정확한 값을 알 수 없는 바, 적절한 값으로 정해준다. 상기 1차 적분기(25)는 N_p1마다 적분된 값을 쉬프트레지스터(30)로 이동시킨 후 적분기의 내용을 0으로 지우게 된다. 상기 쉬프트레지스터(30)는 N_p1마다 상기 1차 적분기(25)에서 출력되는 값을 입력하면서 각 레지스터에 저장된 값을 우측으로 1 레지스터씩 이동시킨다. 상기 1차 적분기(25)에서 출력되는 값이 갱신되는 시점에 상기 쉬프트레지스터(30)의 전체 내용이 2차 적분기(35)의 가산기(35a)로 전달되고, 상기 가산기(35a)의 출력은 제산기(35b)에 의해 상기 쉬프트레지스터(30)를 이루는 레지스터의 개수(N_p2)만큼으로 나누어진다. 이로써 입력신호에 대한 위상 및 진폭에 대한 정보를 얻을 수 있다. 이와 같은 과정을 수식으로 표현하면 하기와 같다.

먼저 채널 추정기의 동작을 수식적으로 표현하기 위해서는 앞단에서 이루어지는 역확산 과정을 간단히 정리할 필요가 있다. 즉 PN코드에 대한 탐색기 및 추정기의 동작은 이상적으로 동작한다고 가정하면 수신된 신호에 대한 샘플값은 다음 수학식 3과 같다.

상기 수학식 3에 사용된 각 변수(parameter)에 대한 정의는 다음과 같다.

BPSK로 변조된 송신신호에 대해서 특정 경로에 대한 복조기인 핑거(finger)에서는 I 채널항과 Q 채널항 각 추정기의 결과값들은 다음과 같이 나타낼 수 있다.

첫째, 1차 적분기를 통과하였을 경우의 주기 N_p1에서의 결과값

상기 수학식 4와 수학식 5에서 얻은 특정 값들은 n값이 계속 증가하면서 N_p1의 주기마다 쉬프트레지스터로 값이 전달되어진다.

둘째, 쉬프트레지스터가 갖는 내용들을 전부 적분하여 이득을 곱하였을 경우의 결과값

상기 수학식 6와 수학식 7에서 얻은 추정값은 도 3의 단일 적분기 구조의 경우와 비교해볼 때 동일한 잡음 억압 능력을 갖출 수 있다. 왜냐하면 도 4의 1차 및 2차 적분기(25, 35)에 의한 전체 누적횟수(N_p)인 N_p1×N_p2의 값을 상기 도 3의 단일 적분기(100A)에 의한 누적횟수 N_p와 같게 하였기 때문이다. 그러나 최종적으로 얻은 추정값에 대한 갱신 주기는 상기 도 3의 경우에는 N_p로 매우 느리므로 실지 입력값과의 차가 매우 심한 반면, 상기 도 4와 같이 이중(1차 및 2차) 적분기를 사용하는 경우에는 갱신 주기가 1차 적분기(25)의 갱신 주기에 의존하므로 빠르게 채널 영향을 추정할 수 있다. 다음 수학식 8과 수학식 9는 추정값을 곱셈기 40을 이용하여 지연된 입력 신호에 곱하여 보상하는 과정을 나타낸 것이다.

상기 수학식 8과 수학식 9로부터 채널 보상 과정에 의한 출력신호 대 잡음비(Signal to Noise Ratio: SNR)의 손실에 대한 정확한 량을 얻을 수 있다. 그러므로 기존 문헌에서 제시되고 있는 MRC를 이용하고 있는 레이크 수신기의 정확한 비트 에러 레이트(bit error rate: 이하 BER이라 함.) 성능을 계산할 수 있으며, 다양한 채널 환경에 대한 다양한 성능 분석을 할 수 있다. 즉 채널 추정기의 추정값은 다양한 채널 환경에서 발생하는 여러 영향들에 의해 입력 신호가 갖는 값과 차이를 보이게 된다. 이와 같은 불완전성에 의한 성능 열화를 분석하기 위해서는 수신기 최종단의 1차(평균) 및 2차(분산) 통계값이 필요하게 된다. 결국 이러한 통계적 특성값들은 채널을 통과한 신호의 여러 랜덤 변수(레일리 페이딩의 진폭 α , 위상 θ 그리고 잡음 ν )들로부터 얻을 수 있으며, BER 공식에서의 최종 Eb/Io가 된다. 무선 이동 채널에서 레일리 페이딩의 진폭과 위상 항은 통계적으로 서로 독립적이며, 레일리 페이딩과 가우시안 잡음 역시 서로 독립적이기 때문에 상기 진폭 α , 위상 θ 그리고 잡음 ν 은 서로 독립적인 개개의 랜덤 변수로 볼 수 있다. 그러므로 레일리 페이딩의 진폭 및 위상 항이 갖는 상관함수와 잡음 특성들을 이용하여 통계값들을 얻을 수 있다. (단, 주파수 오차 Δω 는 임의의 특정 값을 갖는 상수이다.)

n값을 jN_p≤ n ≺ (j+1)N_p 의 영역에 있다고 가정하고, j는 임의의 정수값이라 하면, 채널 추정기의 평균값과 분산값은 다음 수학식 10 ∼ 수학식 13과 같이 나타낼 수 있다.

ξl=Np2Np2 n=jNp2 jnp 2+Npl-1 m=(j-1)np jNp-1Rαl(│n-m│Tc)RcosΦl(│n-m│Tc) cos(Δω(n-m)Tc

여기서 p는 임의의 정수값을 나타낸다. 또한 상기 수학식 10과 수학식 13에서 Λ 값은 한 비트에 할당되는 칩의 계수 N값과 관찰구간 N_p의 차이에 따라 달라진다. 즉 N〈 N_p인 경우는 Λ =1이고, N〉N_p인 경우는 Λ = N/N_p값이다. 레일리 페이딩의 진폭 및 위상의 상관함수는 우함수이기 때문에 지연시간 (|n-m|T_c) 에 의존하게 된다.

도 7은 본 발명의 실시 예에 따라 채널 추정을 위해 이중 적분기 구조를 사용하는 경우 주파수 오차와 도플러 주파수에 따른 결과값을 보여주고 있다. 결과값으로 2%의 비트 오차만을 허용하였을 때 요구되어지는 Ec/No값을 사용한다.

도 8은 다양한 잔여 주파수 오차에 대해서 전체 적분 구간에 따른 단일 적분기 구조와 이중 적분기 구조간의 성능 차이를 보여주고 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은 SNR 도플러 주파수 오차 및 잔여 주파수 오차와 같은 다양한 채널 환경에 대해 민감하게 영향을 받는 기존의 채널 추정기인 단일 적분기 구조는 각각의 채널 환경에 따라 최적의 총적분 구간(관찰구간)을 설정하여야 한다. 만일 적절한 적분 구간이 설정되어 있지 않을 경우는 상당한 성능 열화를 피할 수 없다. 그러나 본 발명에서 제시하는 이중 적분기 구조는 1차 적분기의 도움으로 인하여 채널 변화에 영향을 받지 않는 채널 추정기 구조를 얻을 수 있다. 특히 실지로 이동체인 경우에는 도플러가 심하기 때문에 기존 방식에서는 많은 영향을 받았었지만 이러한 구조를 적용하였을 경우에는 이러한 문제를 극복할 수 있다. 그러므로 차세대 통신을 위한 성능 향상이 절실히 요구되는 시점에서 매우 유용하게 사용되어질 수 있다.

Claims (3)

1. 직접시퀀스 코드분할 다중액세스 시스템 수신기에서 동기 복조에 앞서 역확산된 신호에 대한 위상 및 잔여 주파수 오차를 보상하는 채널 보상 장치에 있어서,

   소정의 칩 레이트로 샘플링된 입력신호를 소정 주기만큼 누적하고 그 누적된 값에 소정의 이득을 곱해서 출력하는 1차 적분기와,

   상기 1차 적분기에서 출력되는 데이터를 단위 레지스터에 저장하며, 상기 1차 적분기에서 데이터가 출력될 때마다 쉬프트를 실시하여 특정 개수의 레지스터에 순차적으로 저장하는 쉬프트레지스터와,

   상기 쉬프트레지스터의 각 레지스터로부터 동시에 출력되는 데이터를 2차 적분하는 2차 적분기와,

   입력신호를 소정 시간동안 지연시키기 위한 지연기와,

   상기 지연기에서 출력되는 소정 지연된 입력신호에 상기 2차 적분기의 출력을 곱하여 보상된 신호를 출력하는 곱셈기로 구성됨을 특징으로 하는 장치.
2. 제1항에 있어서,

   상기 지연기는 임의 시점에서의 입력신호를, 상기 입력신호가 상기 1차 적분기를 거쳐 상기 쉬프트레지스터의 중간 레지스터에 도달하기까지의 시간만큼 지연시켜 출력함을 특징으로 하는 장치.
3. 제1항 혹은 제2항중 어느 하나의 항에 있어서, 상기 2차 적분기는,

   상기 1차 적분기에서 누적되는 총 칩 구간(N_p1)마다 상기 쉬프트레지스터의 각 레지스터들에 저장된 값들을 동시에 전달받아 가산하는 가산기와,

   상기 가산기에서 출력되는 값에 상기 쉬프트레지스터를 이루는 레지스터의 개수의 역수( )를 곱하여 잡음에 의한 분산값을 줄이고 검출 정보에 대한 비트값을 조절하는 이득 곱셈기로 구성됨을 특징으로 하는 장치.