KR100270248B1 - 배럴 시프터를 에뮬레이팅하는 시프트 회로 - Google Patents
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Abstract
시프트 회로는 입력 데이터 워드를 집합적으로 구성하는 복수의 입력 서브워드를 동작시켜 입력 데이터 워드를 집합적으로 표현하는 시프트된 복수의 결과 서브워드를 발생한다. 시프트 회로는, 각각의 사이클 동안, 복수의 입력 서브워드중의 개별적인 하나를 수신한다. 결합기/선택기는 캐리인 레지스터로부터 캐리인 비트를 받아 I 버스상에 제공된 각각의 서브워드를 시프트한다. 시프트 동작이 실행되기 전에, 캐리인 레지스터는 제로로 초기화된다. (다른 방법으로, 시프트 동작이 실행된 후에 캐리인 레지스터가 제로로 리셋될 수도 있다) 캐리인 레지스터는 또한 데이터 소오스 회로에 의해 I 버스로 제공되는 서브워드를 수신하도록 접속된다. 그러므로, I 버스상의 특정한 서브워드가 결합기/선택기에 의해 시프트될때의 시스템 클록 사이클에서, 캐리인 레지스터는 이전의 시스템 클록 사이클 동안 I 버스상에 있는 서브워드인 캐리인 레지스터로부터 제공된 서브워드를 유지 (및 캐리인 비트의 소오스로서 결합기/선택기에 제공) 한다 (시프트될 서브워드가 시프트될 제 1 서브워드일때를 제외하고, 캐리인 레지스터로부터 제공된 서브워드의 비트는 모두 제로이다). 시프트된 서브워드는 결합기/선택기로부터 순차적으로 OUT 버스에 제공된다.
Description
본 발명은 배럴 시프트를 수행하기 위한 회로에 관한 것으로, 특히, 종래의 배럴 시프터보다 적은 회로 소자를 사용하여 배럴 시프트를 에뮬레이팅하는 회로에 관한 것이다.
집적 회로에 형성된 배럴 시프터는 종래에 공지된 것이다. 특히, 공지의 배럴 시프터는 n 비트 입력 워드를 m (선택가능한) 비트만큼 동시에 시프트한다. 그러나, n 이 크면, 공지의 배럴 시프터는 많은 양의 집적 회로 다이를 필요로 한다.
본 발명은 배럴 시프터를 에뮬레이팅하는 회로에 관한 것이다. 즉, 종래의 배럴 시프터는 일반적으로 입력 워드의 모든 비트를 동시에 시프트하는 반면에, 본 발명에 의한 시프트 회로는 입력 워드의 개별적인 서브워드를 순차적으로 시프트한다. 본 발명에 의한 회로에 의해 실행되는 시프트 동작은 종래의 배럴 시프터에 의해 실행되는 시프트 동작보다 길지만, 본 발명에 의한 회로는 종래의 시프트 회로보다 작은 양의 집적 회로로 수행될 수 있다.
특히, 본 발명에 의한 회로는, 입력 데이터 워드를 집합적으로 구성하는 복수의 입력 서브워드를 동작시켜 입력 데이터 워드를 집합적으로 표현하는 시프트된 복수의 결과 서브워드를 발생하는 시프트 회로이다. 각 사이클 동안, 시프트 회로는 보수의 입력 서브워드의 각각을 수신한다. 각각의 사이클에서, 캐리인 (carry-in) 레지스터는, 바로 직전의 사이클 동안 캐리인 레지스터에 의해 래칭된 하나의 입력 서브워드를 제공하고 현재의 사이클 동안 수신된 하나의 입력 서브워드를 래칭한다. 각각의 사이클에서, 결합 회로는 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 서브워드와 현재의 사이클 동안 캐리인에 의해 제공된 하나의 입력 서브워드에 응답하는 현재의 사이클을 위한 결과 서브워드를 제공한다.
도 1 은 시스템 클록의 "m" 사이클에 8 비트의 다중 "m"을 갖는 디지털 워드를 시프트하기 위한 본 발명의 일실시예에 의한 시프트 회로 (100)를 개략적으로 나타낸 도면.
도 2a 내지 2d 는 도 1 의 회로 (100) 가 예를 들어 4 비트만큼 좌측 시프트를 수행하는 방법을 나타내는 도면.
도 3 은 좌측 시프트를 수행하기 위한 도 1 의 결합기/선택기 (106) 의 구체적인 실시예 (202)를 개략적으로 나타낸 도면.
도 4 는 도 3 의 결합기/선택기 (202) 의 시프트 셀 (202c) 의 구체적인 실시예를 개략적으로 나타낸 도면.
도 5 는 우측 시프트를 수행하기 위한 도 1 의 결합기/선택기 (106) 의 구체적인 실시예 (204)를 개략적으로 나타내는 도면.
도 6 은 도 4 에 도시한 회로 (202) 와 도 5 에 도시한 회로 (204)를 사용하여 좌측 시프트 또는 우측 시프트를 선택적으로 수행하기 위한 도 1 의 결합기/선택기 (106) 의 구체적인 실시예 (206)를 개략적으로 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
100: 시프트 회로
102: 테이터 소오스 회로
103: 데이터 소오스 레지스터
105: 데이터 선택기
106: 결합기/선택기
108: 캐리인 레지스터
111: 데이터 목적 레지스터
이하, 첨부된 도면을 참조하여 상세히 설명하므로써 본 발명의 특징과 이점을 이해할 것이다.
도 1 은 소오스 레지스터 (103) 에 유지된 32 비트 워드를 0 내지 7 비트만큼 시프트하고 시프트된 32 비트 워드를 목적 레지스터 (111) 로 제공하기 위한 본 발명의 일실시예에 의한 시프트 회로 (100)를 개략적으로 나타낸 도면이다. 32 비트 워드가 시프트될 비트의 수는 표명될 J 버스의 8 라인중의 하나에 의해 표시된다. 특히, 표명될 J[0] 는 32 비트 워드가 0 비트만큼 시프트된 것을 가리키고, 표명될 J[1] 는 32 비트 워드가 1 비트 만큼 시프트된 것을 가리키고, 표명될 J[7] 는 32 비트 워드가 7 비트 만큼 시프된 것을 가리킨다. 시스템 클록의 4 사이클 후에, 목적 레지스터는 시프트된 32 비트값을 유지한다.
데이터 소오스 회로 (102) 는 데이터 소오스 레지스터 (103)를 포함하고, 데이터 소오스 레지스터 (103) 는 서브레지스터 (103a-103d)를 포함하고, 각각은 시프트될 32 비트 워드의 서브워드를 유지한다. 서브레지스터 (103d) 는 32 비트 워드의 최상위 서브워드를 유지하고 서브레지스터 (103a) 는 32 비트 워드의 최하위 서브워드를 유지한다. 데이터 소오스 회로 (102) 의 데이터 선택기 (105) 는 데이터 소오스 레지스터 (103) 로부터 I 버스로 서브워드를 제공하는데, 좌측 시프트를 위하여 서브 레지스터 103a 로부터 103d 로 및 우측 시프트를 위하여 서브레지스터 103d 로부터 103a 로 순차적으로 제공한다.
결합기/선택기 (106) 는 캐리인 레지스터 (108) 로부터 캐리인 비트를 받아 I 버스상에 제공된 각각의 서브워드를 시프트한다. 시프트 동작이 실행되기 전에, 캐리인 레지스터 (108) 는 0 으로 초기화된다. (다른 방법으로, 시프트 동작이 실행된 후에 캐리인 레지스터 (108) 가 0 으로 리셋될 수 있다. 캐리인 레지스터 (108) 는 또한 데이터 소오스 회로 (102) 에 의해 I 버스에 제공되는 서브워드를 수신하기 위하여 접속되어 있다. 그러므로, I 버스상의 특정한 서브워드가 결합기/선택기 (106) 에 의해 시프트될때의 시스템 클록 사이클에 있어서, 캐리인 레지스터 (108) 는 이전의 시스템 클록 사이클 동안 I 버스상에 있는 서브워드인 캐리인 레지스터로부터 제공된 서브워드를 유지 (및 캐리인 비트의 소오스로서 결합기/선택기 (106) 에 제공) 한다 (시프트될 서브워드가 시프트될 제 1 서브워드일때를 제외하고, 캐리인 레지스터로부터 제공된 서브워드의 비트는 모두 제로이다).
시프트된 서브워드는 결합기/선택기 (106) 로부터 순차적으로 OUT 버스에 제공된다. OUT 버스는 시프트된 서브워드를 데이터 목적 회로 (109) 의 데이터 목적 레지스터 (111) 로 제공한다. 데이터 목적 레지스터 (111) 는 시프트된 32 비트 워드의 서브워드를 유지하기 위한 서브레지스터 (111a 내지 111d)를 포함한다. 서브레지스터 (111d) 는 시프트된 32 비트 워드의 최상위 서브워드를 유지하고, 서브레지스터 (111a) 는 시프트된 32 비트 워드의 최하위 서브워드를 유지한다. 데이터 소오스 회로 (109) 의 데이터 선택기 (110) 는 OUT 버스로부터의 시프트된 서브워드를 좌측 시프트를 위하여 서브레지스터 111a 로부터 111d 로, 우측 시프트를 위하여 서브레지스터 111d 로부터 111a 로 순차적으로 제공한다.
4 비트 좌측 시프트 예는 도 2a 내지 도 2d를 참조하여 설명한다. (즉, J[4] 라인을 가정한다.) 시프트될 32 비트 워드, 05642902h 는 데이터 소오스 레지스터 (103) 에 유지된다. 먼저, 도 2a를 참조하면, 좌측 시프트 동작의 제 1 시스템 클록 사이클 동안, 최하위 서브워드 (02h) 가 소오스 서브레지스터 (103a) 로부터 I 버스에 제공된다. 좌측 시프트 동작의 제 1 시스템 클록 사이클 동안, I 버스상의 서브워드 (02h) 가 래칭을 위한 캐리인 레지스터 (108) 와 시프팅을 위한 결합기/선택기 (106) 에 제공된다.
또한, 캐리인 레지스터에 이미 래칭된 서브워드 (이 경우, 캐리인 레지스터 (108) 는 초기화되었거나 제로로 리셋되었음) 는 결합기/선택기 (106) 에 제공된다. 결합기/선택기 (106) 는 OUT 버스상에 시프트된 서브워드 (즉, 결과 서브워드)를 제공한다. 특히, I 버스상의 서브워드의 최하위 4 비트 (2h) 는 결합기/선택기 (106) 에 의해 결과 서브워드의 최상위 4 비트로서 제공된다. 캐리인 레지스터 (108) (이 경우, 모두 제로의 값을 갖는다) 로부터 제공된 최상위 4 비트는 결합기/선택기 (106) 에 의해 결과 서브워드의 최하위 4 비트로서 제공된다.
도 2a를 참조하면, 시프트 동작의 제 1 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 20h 이고, 2h 는 I 버스상의 서브워드의 최하위 4 비트이고, 0h 는 캐리인 레지스터 (108) 로부터 제공된 서브워드의 최상위 4 비트이다. 시프트 동작의 제 1 시스템 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 결과 서브레지스터 (111a) 로 저장된다.
도 2b를 참조하면, 좌측 시프트 동작의 제 2 시스템 클록 사이클동안, 최하위 다음의 서브워드 (29h) 는 소오스 서브레지스터 (103b) 로부터 I 버스상에 제공된다. 좌측 시프트 동작의 제 2 시스템 클록 사이클동안, I 버스상의 서브워드 (29h) 는 래칭을 위한 캐리인 레지스터 (108) 와 시프팅을 위한 결합기/선택기 (106) 에 제공된다.
또한, 캐리인 레지스터에 이미 래칭된 서브워드 (02h) 가 결합기/선택기 (106) 에 제공된다. 결합기/선택기 (106) 는 OUT 버스에 시프트된 서브워드 (즉, 결과 서브워드)를 제공한다. 다시, I 버스상의 서브워드의 최하위 4 비트 (9h) 는 결합기/선택기 (106) 에 의해 결과 서브워드의 최상의 4 비트로서 제공된다. 캐리인 레지스터 (108) 로부터 제공된 최상위 4 비트 (0h) 는 결합기/선택기 (106) 에 의해 결과 서브워드의 최하위 4 비트로서 제공된다.
도 2b를 참조하면, 시프트 동작의 제 2 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 90h 이고, 9h 는 I 버스상의 서브워드의 최하위 4 비트이고, 0h 는 캐리인 레지스터 (108) 로부터 제공된 서브워드의 최상위 4 비트이다. 시프트 동작의 제 2 시스템 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 결과 서브레지스터 (111b) 에 저장된다.
도 2c를 참조하면, 좌측 시프트 동작의 제 3 시스템 클록 사이클 동안, 2 회 이동된 최하위 서브워드 (64h) 가 소오스 서브레지스터 (103c) 로부터 I 버스로 제공된다. 좌측 시프트 동작의 제 3 시스템 클록 사이클동안, I 버스상의 서브워드는 래칭을 위한 캐리인 레지스터 (108) 와 시프팅을 위한 결합기/선택기 (106) 에 제공된다.
또한, 캐리인 레지스터에 이미 래칭된 서브워드 (29h) 가 결합기/선택기 (106) 에 제공된다. 결합기/선택기 (106) 는 시프트된 서브워드 (즉, 결과 서브워드)를 OUT 버스상에 제공한다. 다시, I 버스상의 서브워드의 최하위 4 비트 (4h) 는 결합기/선택기 (106) 에 의해 결과 서브워드의 최상의 4 비트로서 제공된다. 캐리인 레지스터 (108) 로부터 제공된 최상위 4 비트 (2h) 는 결합기/선택기 (106) 에 의해 결과 서브워드의 최하위 4 비트로서 제공된다.
도 2c를 참조하면, 시프트 동작의 제 3 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 42h 이고, 4h 는 I 버스상의 서브워드의 최하위 4 비트이고 2h 는 캐리인 레지스터 (108) 로부터 제공된 서브워드의 최상위 4 비트이다. 시프트 동작의 제 3 시스템 클록 사이클에서, 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 결과 서브레지스터 (111c) 에 저장된다.
마지막으로, 도 2d를 참조하면, 좌측 시프트 동작의 제 4 및 마지막 시스템 클록 사이클 동안, 3회 이동된 최하위 서브워드 (05h) 가 소오스 서브레지스터 (103d) 로부터 I 버스로 제공된다. 좌측 시프트 동작의 제 4 시스템 클록 사이클 동안, I 버스상의 서브워드는 래칭을 위한 캐리인 레지스터 (108) 와 시프팅을 위한 결합기/선택기 (106) 에 제공된다.
또한, 캐리인 레지스터에 이미 래칭된 서브워드 (64h) 가 결합기/선택기 (106) 에 제공된다. 결합기/선택기 (106) 은 시프트된 서브워드 (즉, 결과 서브워드)를 OUT 버스에 제공한다. 다시, I 버스상의 서브워드의 최하위 4 비트 (5h) 는 결합기/선택기 (106) 에 의해 결과 서브워드의 최상위 4 비트로서 제공된다. 캐리인 레지스터 (108) 로부터 제공된 최상위 4 비트는 결합기/선택기 (106) 에 의해 결과 서브워드의 최하위 4 비트로서 제공된다.
도 2d를 참조하면, 시프트 동작의 제 4 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 56h 이고, 5h 는 I 버스상의 서브워드의 최하위 4 비트이고, 6h 는 캐리인 레지스터 (108) 로부터 제공된 서브워드의 최상위 4 비트이다. 시프트 동작의 제 4 시스템 클록 사이클에서 결합기/선택기 (106) 에 의해 제공된 결과 서브워드는 결과 서브레지스터 (111d) 로 저장한다.
도 3을 참조하면, 좌측 시프트를 수행하기 위한 도 1 의 결합기/선택기 (106) 의 구체적인 실시예 (202)를 개략적으로 나타낸 도면이다. 특히, 회로 (202) 는 단일 시스템 클록 사이클 동안 결합기/선택기 (106) 에 의한 결과 서브워드 출력의 각각의 비트에 대응하는 시프트 셀 (202a 내지 202h)을 포함한다. 즉, 시프트 셀 (202a) 은 결과 서브워드의 최하위 비트를 제공하기 위한 것이다. 표 1 은 I 버스 또는 캐리인 레지스터 (108) 로부터의 비트가 J 의 특정한 값 (좌측 시프트하기 위한 비트의 수) 을 위한 결과 서브워드의 각각의 비트를 (OUT 버스에) 위하여 제공되는 것을 나타낸다.
그러므로, 각각의 결과 서브워드의 최하위 비트인 OUT[0]를 위하여, 비트는 0 내지 7 의 값을 갖는 J를 위하여 각각 I[0], R[7], R[6], …, R[1] 의 값을 갖는다. 이것은 표 1 의 가장 오른쪽 열로부터 알 수 있다. 그러므로, 시프트 셀 (202a) 은 입력으로서 I[0], R[7], R[6], …, R[1] 을 갖는다. 왜냐하면, 이들은 시프트 셀 (202a) 의 가능한 출력이기 때문이다. 또한 J 라인은 시프트 셀 (202a) 에 제공되고, 시프트 셀 (202a) 은 OUT[0]를 제공하고, 입력값은 입력 J 라인에 의해 표시된다.
마찬가지로, 각각의 결과 서브워드의 최하위 비트의 다음인 OUT[1]를 위하여, 비트는, 각각 0 내지 7 의 값을 갖는 J를 위하여 각각 I[1], I[0], R[7], …, R[2] 의 값을 갖는다. 이것은 표 1 의 가장 우측의 다음 열로부터 알 수 있다. 그러므로, 시프트 셀 (202b) 은 입력으로서 I[1], I[0], R[7], …, R[2]를 갖는다. 왜냐하면, 이들은 시프트 셀 (202b) 의 가능한 출력이기 때문이다. 나머지 시프트 셀 (202c 내지 202h) 로의 출력은 유사하게 제한되며 이들 가능한 출력은 나머지 시프트 셀 (202b 내지 202h) 의 입력을 결정하는 표 1에서 알 수 있다. 시프트 셀 (202b 내지 202h) 의 각각은 각각 그 출력 (OUT[2] 내지 OUT[7])을 제공하고, 입력값은 입력 J 라인에 의해 표시된다.
도 4 는 도 3 의 결합기/선택기 회로 (202) 의 시프트 셀 (202c) 의 구체적인 실시예를 개략적으로 나타내는 도면이다. 도 4 에 도시한 시프트 셀 (202c) 의 구체적인 실시예는 AND 장치와 ENABLE 신호가 표명될 때 하나의 표명된 J 라인에 대응하는 입력값에 매칭하는 OUT[2]를 위한 값을 제공하는 XOR 장치의 회로망으로 구성된다. 다른 시프트 셀 (202a, 202b, 202d 내지 202h) 은 마찬가지로 실현된다.
도 5를 참조하면, 우측 시프트를 실행하기 위한 도 1 의 결합기/선택기 (106) 의 구체적인 실시예를 개략적으로 나타낸 도면이다. 특히, 회로 (204) 는 단일 시스템 클록 사이클 동안 결합기/선택기 (106) 에 의한 결과 서브워드 출력의 각각의 비트에 대응하는 시프트 셀 (204a 내지 204h) 을 포함한다. 즉, 시프트 셀 (204a) 은 결과 서브워드의 최하위 비트를 제공하기 위한 것이다. 표 2 는 I 버스 또는 캐리인 레지스터 (108) 로부터의 비트가 J의 각각의 특정한 값(우측 시프트를 위한 비트의 수)을 위하여 결과 서브워드의 각각의 비트에 (OUT 버스에) 제공되는 것을 나타낸다.
도 6 은 도 4 의 회로 (202) 와 도 5 의 회로 (204)를 사용하여 좌측 시프트 또는 우측 시프트를 선택적으로 수행하기 위한 도 1 의 결합기/선택기 (106) 의 구체적인 실시예 (206)를 개략적으로 나타낸 도면이다. 인버터 (210) 와 AND 장치 (208, 212)를 통한 신호 (SFT) 는 회로 (202) 의 출력 (OUTA[0..7]) 과 회로 (204) 의 출력 (OUTB[0..7]) 중의 어느 것이 결과 서브워드 (OUT[0..7]) 로서 제공되는 가를 결정한다.
본 발명의 범위와 사상을 벗어나지 않는 한도내에서 본 기술에 숙련된 자에게는 본 발명의 구성과 동작 방법의 다양한 변형과 변경이 가능하다. 본 발명은 특정한 바람직한 실시예를 사용하여 서술하였지만, 특정한 실시예에 한정되는 것은 아니다. 다음의 청구 범위가 본 발명의 범위를 정의하고 본 청구범위내의 구성가 방법을 모두 포함한다.
이상 설명한 바와 같이, 본 발명에 의한 시프트 회로는 입력 워드의 개별적인 서브워드를 순차적으로 시프트하므로써, 종래의 시프트 회로보다 작은 양의 집적 회로로 시프트를 수행할 수 있는 효과가 있다.
Claims (7)
- 입력 데이터 워드를 집합적으로 구성하는 복수의 입력 서브워드를 동작시켜 입력 데이터 워드를 집합적으로 표현하는 시프트된 복수의 결과 서브워드를 발생하고, 복수의 사이클에서 동작을 수행하는 시프트 회로에 있어서,복수의 입력 서브워드중의 개별적인 하나를 각 사이클 동안 수신하는 수신 회로와,상기 각각의 사이클에서, 바로 직전의 사이클 동안 캐리인 레지스터에 의해 래칭된 하나의 입력 서브워드를 제공하고, 현재의 사이클 동안 수신된 하나의 입력 서브워드를 래칭하는 캐리인 레지스터와,상기 각각의 사이클에서, 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 서브워드와 현재의 사이클 동안 캐리인 레지스터에 의해 제공된 하나의 입력 서브워드에 응답하는 현재의 사이클을 위한 결과 서브워드를 상기 각 사이클 동안 제공하는 결합 회로를 구비하는 것을 특징으로 하는 시프트 회로.
- 제 1 항에 있어서,상기 결합 회로는 입력 데이터 워드가 시프트될 비트 (j) 의 수를 가리키는 시프트 표시 신호를 수신하기 위한 수단을 포함하고,상기 각각의 사이클에서, 상기 결합 회로는 이전의 사이클 동안 캐리인 레지스터에 의해 래칭된 하나의 입력 서브워드의 j 비트를 포함하고 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 입력 서브워드의 j 비트를 포함하지 않는 현재의 사이클을 위한 결과 서브워드를 제공하는 것을 특징으로 하는 시프트 회로.
- 제 2 항에 있어서, 상기 결합 회로는 결과 서브워드의 각각의 비트를 위한 시프트 셀 회로를 포함하고, 각각의 시프트 셀 회로는,상기 각각의 사이클에서, 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 서브워드와 현재의 사이클 동안 캐리인 레지스터에 의해 제공된 하나의 입력 서브워드의 비트의 선택된 서브셋트로 이루어진 복수의 비트를 수신하는 시프트 셀 수신 회로와,시프트 표시 신호에 응답하여 시프트 셀 수신 회로에 의해 수신된 복수의 비트중의 하나를 제공하는 선택 회로를 구비하고,비트는, 현재의 사이클 동안 결합 회로에 의해 제공된 결과 서브워드를 집합적으로 구성하는 상기 각각의 사이클에서 모든 시프트 셀 회로의 선택 회로에 의해 제공되는 것을 특징으로 하는 시프트 회로.
- 제 3 항에 있어서, 각각의 시프트 셀 수신 회로에 의해 수신된 복수의 비트로 구성되고 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 서브워드와 현재의 사이클 동안 캐리인 레지스터에 의해 제공된 하나의 입력 서브워드의 비트의 선택된 서브셋트가 입력 데이터 워드의 제 1 방향 시프트를 성취하기 위하여 시프트 회로에 필요한 비트만을 포함하는 것을 특징으로 하는 시프트 회로.
- 제 4 항에 있어서, 상기 제 1 방향이 왼쪽인 것을 특징으로 하는 시프트 회로.
- 제 4 항에 있어서, 상기 제 1 방향이 오른쪽인 것을 특징으로 하는 시프트 회로.
- 제 4 항에 있어서, 상기 시프트 셀 회로는 제 1 시프트 셀 회로이고, 제 1 시프트 셀의 시프트 셀 수신 회로에 의해 수신된 복수의 비트로 구성되고 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 서브워드와 현재의 사이클 동안 캐리인 레지스터에 의해 제공된 하나의 입력 서브워드의 비트의 선택된 서브셋트가 입력 데이터 워드의 좌측 시프트를 성취하기 위하여 시프트 회로를 위해 필요한 비트만을 포함하고, 상기 결합 회로는,결과 서브워드의 각각의 비트를 위한 제 2 시프트 셀 회로로서, 제 2 시프트 셀 회로는, 제 2 시프트 셀의 시프트 셀 수신 회로에 의해 수신된 복수의 비트로 구성되고 현재의 사이클 동안 수신 회로에 의해 수신된 하나의 서브워드와 현재의 사이클 동안 캐리인 레지스터에 의해 제공된 하나의 입력 서브워드의 비트의 선택된 서브셋트가 입력 데이터 워드의 제 2 방향 시프트를 성취하기 위하여 시프트 회로를 위해 필요한 비트만을 포함하는 것을 제외하고 제 1 시프트 셀 회로와 거의 동일하고, 상기 제 2 방향은 제 1 방향과 반대인 제 2 시프트 셀 회로와,방향 표시 신호를 수신하고, 방향 표시 신호에 응답하여 결과 서브워드로서 좌로 시프트된 입력 데이터 워드의 결과 서브워드와 우로 시프트된 입력 데이터 워드의 결과 서브워드중의 하나를 제공하는 방향 선택 회로를 구비하는 것을 특징으로 하는 시프트 회로.
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| US08/755,548 US5761266A (en) | 1996-11-22 | 1996-11-22 | Shifter circuit that emulates a barrel shifter |
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| US08/755,548 | 1996-11-22 |
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Family
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Family Applications (1)
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|---|---|---|---|
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Country Status (3)
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