KR100267782B1 - 타이밍체크가 가능한 칩(chip) - Google Patents
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Abstract
본 발명은 칩 테스트시 테스트용 데이터의 출력 타이밍을 조절하여 보다 정확한 칩 테스트가 가능한 타이밍체크가 가능한 칩을 제공하기 위한 것으로써, 복수개의 조합회로와 순차회로로 구성된 반도체칩에 있어서, 시리얼 입출력단을 갖고 상기 조합회로의 입력측에 구성되는 제 1 플립플롭군과, 상기 조합회로의 출력측에 구성되어 제 1 플립플롭군의 시리얼 입출력단과 별도의 시리얼 입출력단를 갖는 제 2 플립플롭군과, 상기 시리얼 입력단을 통해 들어오는 시리얼 데이터를 상기 제 1 플립플롭군과 제 2 플립플롭군에 선택적으로 인가하고, 상기 제 2 플립플롭군의 클럭신호의 타이밍을 조절하기 위한 제어신호를 출력하는 컨트롤회로부와, 상기 제어신호에 따라 제 2 플립플롭군의 클럭신호 발생타이밍을 조절하는 클럭발생 타이밍 제어부를 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체 칩에 관한 것으로 특히, 칩 테스트시 기능체크 뿐만 아니라 타이밍체크가 가능하도록하여 보다 정확한 테스트를 할 수 있도록 하는데 적당한 타이밍체크가 가능한 칩(CHIP)에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 반도체 칩을 설명하기로 한다.
도 1은 종래기술에 따른 칩(Chip)의 구조로써 다수의 플립플롭(flip-flop)들과 다수의 조합회로로 구성된다.
일반적으로 하나의 칩은 다수의 조합회로(Combinational Circuit)와 다수의 순차회로(Sequential Circuit)로 구성된다.
상기 플립플롭들은 조합회로의 입력측 플립플롭(11)과 출력측 플립플롭(13)으로 나뉘어 지며 조합회로는 입력측 플립플롭(11)으로부터 데이터를 받아 동작하여 출력측 플립플롭(13)으로 인가한다.
종래에는 이와같은 칩을 테스트하기 위해 다수의 플립플롭(F/F)들을 시리얼(serial)하게 연결하여 시리얼하게 데이터를 입력하고 시리얼하게 데이터를 출력하였다.
즉, 칩 설계자가 원하는 데이터와 출력되는 데이터를 비교하여 서로 동일하면 상기 칩은 아무런 이상이 없는 것으로 관주하고, 만일 서로 동일하지 않으면 칩에 이상이 있는 것으로 관주한다.
이를 보다 상세히 설명하면 다음과 같다.
도 1에 도시한 바와 같이, 순차회로는 다수의 플립플롭(F/F)(11a,11b,11c,그리고 13a,13b,13c)들이 시리얼하게 연결되어 시리얼하게 데이터의 입출력이 이루어진다.
각 플립플롭은 클럭신호(clk), 테스트 인에이블신호(test en), 도면에는 도시되지 않았지만 칩내 다른 플립플롭으로부터 인가되는 데이터를 입력하는 입력단(D), 그리고 칩 테스트모드시 테스트를 위한 데이터가 입출력되는 시리얼 입력(serial in)단과 시리얼 출력(serial out)단이 구성된다.
여기서, 칩 테스트를 위한 데이터는 칩의 외부에서 입력된다.
그리고, 최초로 시리얼 데이터를 입력받은 플립플롭의 시리얼 출력(serial out)은 다음단 플립플롭의 시리얼 입력(serial in)과 연결된다.
이와같은 다수의 플립플롭들은 서로 시리얼하게 연결됨과 동시에 조합회로와도 연결되어 있다.
상기의 구성을 갖는 칩의 테스트과정을 설명하면 다음과 같다.
먼저, 칩 테스트전, 정상적인 동작을 할 때는 테스트 인에이블신호(test en)는 "0"이 된다.
이후, 테스트모드가 되면, 상기 테스트 인에이블신호는 "1"이되고, 칩 내부의 플립플롭으로 시리얼하게 데이터가 입력된다.
즉, 테스트 인에이블신호가 "1"이되고 이때 클럭신호가 인가될 때마다 시리얼 데이터는 순차적으로 입력측 플립플롭(11) 및 출력측 플립플롭(13)들에 셋팅된다.
이때, 플립플롭의 수가 N개이면, 클럭신호도 N번 트리거된다.
이와같이, 클럭신호에 따라 각 플립플롭들을 셋팅한 후, 다시 테스트 인에이블신호(test en)를 "0"으로하여 1사이클(cycle)동안 칩을 정상동작시킨다.
칩을 동작시킴에 따라 상기 입력측 플립플롭(11)으로부터 데이터를 받아 조합회로가 동작하여 그 결과를 출력측 플립플롭(13)으로 인가한다.
따라서, 출력측 플립플롭(13)으로 조합회로의 출력값이 래치(latch)된다.
이와같이 1사이클 동안 칩을 정상동작 시킨 다음, 다시 테스트 인에이블신호를 "1"로 하고 시리얼 입력단을 통해 시리얼 데이터가 입력되어 각 플립플롭에 시리얼하게 데이터가 셋팅된다.
이때, 그전에 각 플립플롭(11a,11b,11c,13a,13b,13c)에 셋팅된 데이터는 순차적으로 시리얼 출력단을 통해 출력되는데 칩 설계자는 시리얼하게 출력되는 데이터와 원하는 데이터를 비교하여 서로 일치하면 현재 칩은 정상적이라고 판단하고, 만일 시리얼하게 출력되는 데이터와 원하는 데이터가 일치하지 않으면 현재 칩은 비정상적이라고 판단한다.
즉, 최초에 시리얼하게 출력되는 데이터는 조합회로의 출력값이 출력측 플립플롭(13)에 셋팅되어 있다가 시리얼 데이터의 입력으로 인하여 시리얼하게 출력되기 때문에 조합회로가 이상이 있을 경우에는 해당 출력측 플립플롭에 셋팅되는 데이터가 칩 설계자가 원하는 데이터와 일치하지 않게 된다.
따라서, 칩 설계자는 시리얼하게 출력되는 데이터와 원하는 데이터를 비교함으로써 칩의 정상여부를 검출하게 된다.
그러나 상기와 같은 종래 칩(chip)에 있어서는 시리얼하게 출력된 데이터가 원하는 데이터와 서로 일치하지 않을 경우 칩의 상태가 비정상적이라는 것을 판단할 수는 있지만 비정상적인 원인이 칩 내부의 이상에 의한 것인지 아니면 회로의 딜레이에 의한 것인지는 판단할 수가 없는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 시리얼하게 출력되는 데이터의 타이밍을 조절하여 칩이 비정상적일 경우 그 원인이 회로의 딜레이에 의한 것인지 아니면 칩 내부의 이상에 의한 것인지를 판단할 수 있도록하여 보다 정확한 칩 테스트가 가능한 타이밍체크가 가능한 칩을 제공하는데 그 목적이 있다.
도 1은 종래 반도체 칩의 구성블록도
도 2는 본 발명에 따른 타이밍체크가 가능한 칩의 구성블록도
도 3a은 본 발명에 따른 컨트롤회로부의 상세구성도
도 3b는 본 발명에 따른 클럭발생 타이밍 제어부의 상세구성도
도 4는 본 발명에 따른 클럭발생 타이밍을 도시한 타이밍도
도면의 주요부분에 대한 부호의 설명
21 : 컨트롤회로부 21a : 레지스터부
21b : 디코더부 21c : 멀티플렉싱부
22 : 클럭발생 타이밍 제어부 22a : 딜레이 컨트롤부
22b,22c : 제 1, 제 2 딜레이부 23 : 제 1 플립플롭군
25 : 제 2 플립플롭군
상기의 목적을 달성하기 위한 본 발명의 타이밍체크가 가능한 칩은 복수개의 조합회로와 순차회로로 구성된 반도체칩에 있어서, 시리얼 입출력단을 갖고 상기 조합회로의 입력측에 구성되는 제 1 플립플롭군과, 상기 조합회로의 출력측에 구성되어 제 1 플립플롭군의 시리얼 입출력단과 별도의 시리얼 입출력단를 갖는 제 2 플립플롭군과, 상기 시리얼 입력단을 통해 들어오는 시리얼 데이터를 상기 제 1 플립플롭군과 제 2 플립플롭군에 선택적으로 인가하고, 상기 제 2 플립플롭군의 클럭신호의 타이밍을 조절하기 위한 제어신호를 출력하는 컨트롤회로부와, 상기 제어신호에 따라 제 2 플립플롭군의 클럭신호 발생타이밍을 조절하는 클럭발생 타이밍 제어부를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명에 따른 타이밍체크가 가능한 칩을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 타이밍체크가 가능한 칩의 내부구성도이다.
도 2에 도시한 바와 같이, 본 발명의 타이밍체크가 가능한 칩은 크게 복수개의 플립플롭(F/F)들과, 조합회로들, 컨트롤 회로부(21), 그리고 클럭발생 타이밍 제어부(22)로 구성된다.
상기 플립플롭(F/F)들은 종래에는 입력측 플립플롭과 출력측 플립플롭으로 구성되고 입력측과 출력측이 시리얼하게 연결되었으나 본 발명은 입력측 플립플롭(본 발명에서는 "제 1 플립플롭(群)(23)"이라 칭함)과 출력측 플립플롭(본 발명에서는 "제 2 플립플롭(群)(25)"이라 칭함)을 분리하였다.
즉, 제 1 플립플롭군(23)이나 제 2 플립플롭군(25)모두 별도의 시리얼 입력단과 시리얼 출력단을 갖는다.
그리고 제 1 플립플롭군(23)은 제 1 클럭신호(clk1)에 의해 동작하고 제 2 플립플롭군(25)은 제 2 클럭신호(clk2)에 의해 동작한다.
상기의 서로다른 제 1, 제 2 클럭신호(clk1,clk2)의 발생은 클럭발생 타이밍 제어부(22)에서 이루어진다.
여기서, 클럭발생 타이밍 제어부(22)는 하기에서 언급하기로 하고 먼저 컨트롤회로부(21)를 설명하면 다음과 같다.
컨트롤회로부(21)는 외부로부터 시리얼하게 컨트롤 데이터를 받아 디코딩하여 제 1 플립플롭군(23)과 제 2 플립플롭군(25)에 선택적으로 컨트롤 데이터를 순차적으로 입력하고, 또한 상기 클럭발생 타이밍 제어부(22)로 제어신호를 출력한다.
이와같은 컨트롤회로부(21)를 보다 상세히 설명하기로 한다.
도 3a는 본 발명에 따른 컨트롤회로부의 상세구성도이다.
도 3a에 도시한 바와 같이, 외부로부터 입력되는 컨트롤 데이터를 저장하는 레지스터부(21a)와, 상기 레지스터부(21a)에 저장된 데이터를 디코딩하는 디코더부(21b)와, 상기 컨트롤 데이터 및 칩 테스트를 위한 스캔(scan)데이터를 제 1 플립플롭군(23) 및 제 2 플립플롭군(25)으로 선택적으로 인가하기 위한 멀티플렉싱부(21c)로 이루어진다.
여기서, 상기 외부로부터 입력되는 컨트롤 데이터에는 제 2 플립플롭군(25)의 제 2 클럭신호(clk2)를 어느정도 빠르게 또는 느리게할 것인지를 결정하는 데이터가 포함되어 있다.
따라서 컨트롤회로부(21)는 상기 컨트롤 데이터에 따라 클럭발생 타이밍 제어부(22)에 제어신호를 출력하게 된다.
이어, 도 3b는 본 발명에 따른 클럭발생 타이밍 제어부의 상세구성도이다.
도 3b에 도시한 바와 같이, 컨트롤회로부(21)로부터 제어신호를 받아 제 1, 제 2 클럭신호(clk1,clk2)의 타이밍을 제어하는 딜레이 컨트롤부(22a)와, 상기 제 1 클럭신호(clk1)를 딜레이시키는 제 1 딜레이부(22b)와, 상기 제 1 클럭신호(clk1)을 받아 상기 제 1 딜레이부(22b)의 딜레이시간보다 더 길거나 혹은 짧게하여 제 2 클럭신호(clk2)로써 출력하는 제 2 딜레이부(22c)로 구성된다.
여기서, 상기 제 1, 제 2 딜레이부(22b,22c)에는 입력되는 제 1 클럭신호(clk1)가 공통적으로 인가되는데 상기 딜레이 컨트롤부(22a)의 제어신호에 따라 제 1 딜레이부(22b)의 딜레이시간과 제 2 딜레이부(22c)의 딜레이시간이 서로 다르므로 결국 입력되는 제 1 클럭신호(clkl)와 다른 또하나의 제 2 클럭신호(clk2)를 발생할 수가 있다.
이와같이 구성된 본 발명의 타이밍체크가 가능한 칩의 동작설명을 설명하면 다음과 같다.
먼저, 컨트롤회로부(21)의 컨트롤 레지스터부(21a)에 컨트롤 데이터가 셋팅되면, 디코더(21b)는 컨트롤 레지스터부(21a)에 셋팅된 데이터를 디코딩하여 멀티플렉싱부(21c)를 제어한다.
여기서, 상기 레지스터부(21a)에 셋팅되는 컨트롤 데이터에는 제 2 클럭신호(clk2)를 제 1 클럭신호(clk1)에 비해 어느정도 빠르게 할 것인지 아니면 느리게 할 것인지를 결정하는 데이터가 포함되어 있다.
멀티플렉싱부(21c)는 컨트롤 데이터를 제 1 플립플롭군(23)과 제 2 플립플롭군(25)으로 나누어 시리얼 입력단을 통해 순차적으로 셋팅시킨다.
이때, 디코더(21b)는 테스트 인에이블신호를 "1"로 출력한다.
즉, 본 발명에서는 제 1, 제 2 플립플롭군(23,25)의 수를 각각 3개로 가정하고, 제 1 플립플롭군(23)에 데이터가 입력되고 이후의 데이터는 제 2 플립플롭군(25)에 입력된다고 가정하면, 제 1 클럭신호(clk1)에 맞추어 컨트롤 데이터가 제 1 플립플롭군(23)을 구성하고 있는 3개의 플립플롭(23a,23b,23c)에 순차적으로 셋팅된다.
이후, 멀티플렉싱부(21c)에 의해 데이터 입력단이 제 2 플립플롭군(25)으로 바뀌고 이후에 들어오는 컨트롤 데이터는 제 2 플립플롭군(25)을 구성하는 3개의 플립플롭(25a,25b,25c)에 순차적으로 셋팅된다.
이와 같이, 제 1, 제 2 플립플롭군(23,25)의 모든 플립플롭에 데이터가 셋팅되고 나면, 칩을 1사이클(cycle)동안 정상동작 시킨다.
이때, 상기 제 1 플립플롭군(23)의 각 플립플롭(23a,23b,23c)에 셋팅되어 있던 데이터가 조합회로를 거쳐 제 2 플립플롭군(25)으로 래치된다.
여기서, 제 2 플립플롭군(25)은 제 2 클럭신호(clk2)에 의해 동작하므로 제 2 클럭신호(clk2)에 맞추어 제 2 플립플롭군(25)으로 래치된다.
일예로 제 2 클럭신호(clk2)가 제 1 클럭신호(clk1)보다 2nsec정도 늦게 발생하도록 타이밍을 조절하였을 경우(엔지니어에 의해 조절됨), 도 3b의 클럭발생 타이밍 제어부는 다음과 같이 동작한다.
컨트롤회로부(21)로부터 제 2 클럭신호(clk2)가 제 1 클럭신호(clk1)보다 2nsec 늦게 발생되도록 하라는 제어신호를 받은 딜레이 컨트롤부(22a)는 제 1 딜레이부(22b)와 제 2 딜레이부(22c)를 제어한다.
도면에도 도시된 바와 같이, 제 1 딜레이부(22b)와 제 2 딜레이부(22c)는 제 1 클럭신호(clk1)를 공통으로 입력하고 있다.
따라서, 상기 딜레이 컨트롤부(22a)는 제 2 딜레이부(22c)의 딜레이시간을 제 1 딜레이부(22b)의 딜레이시간보다 2nsec정도 길게가져간다.
즉, 제 2 딜레이부(22c)의 딜레이시간을 길게 함으로써 제 1 딜레이부(22b)를 통해 출력되는 제 1 클럭신호(clk1)에 비해 2nsec후에 제 2 딜레이부(22c)를 통해 제 2 클럭신호(clk2)가 출력된다.
각 제 2 딜레이부(22c)의 출력은 제 2 플립플롭군(25)의 각 플립플롭과 연결되고, 제 1 딜레이부(22b)의 출력은 제 1 플립플롭군(23)의 각 플립플롭에 연결된다.
이와같이, 제 2 클럭신호(clk2)에 의해 조합회로의 출력이 제 2 플립플롭군(25)의 각 플립플롭(25a,25b,25c)에 래치된다.
여기서, 상기 제 1, 제 2 딜레이부(22b,22c)는 인버터를 시리얼하게 연결하여 딜레이시간을 조절한다.
결과적으로 컨트롤 데이터에 포함되어 있는 타이밍 딜레이값에 의해 제 2 클럭신호(clk2)의 발생타이밍을 조절하여 원하는 타이밍에서 데이터를 래치시킬 수 있다.
이를 도 4에 도시하였다.
도 4에 도시한 바와 같이, 본 발명은 제 2 클럭신호(clk2)가 제 1 클럭신호(clk1)의 전,후에 발생할 수 있도록 발생타이밍을 조절하여 엔지니어가 원하는 타이밍에 칩테스트용 데이터를 출력할 수가 있다.
이후, 엔지니어는 제 2 플립플롭군(25)에 래치된 데이터와 원하는 데이터를 비교하여 현재 칩의 상태가 불량인지 아닌지를 판별할 수 있고, 만일 불량일 경우, 칩 내부 원인에 의한 것인지 아니면 회로의 딜레이에 의한 것인지를 판별할 수가 있다.
이상 상술한 바와 같이, 본 발명의 타이밍체크가 가능한 칩은 컨트롤회로부와 클럭발생 타이밍 제어부를 추가하여 조합회로의 입력측 플립플롭과 출력측 플립플롭의 클럭신호를 별도로 제어하여 원하는 타이밍에 데이터를 출력시킬 수 있도록함으로써 칩이 비정상적일 경우, 칩내부의 원인에 의한 것인지 아니면 회로의 딜레이에 의한 것인지를 판단할 수 있으므로 보다 정확한 칩테스트가 가능하다.
Claims (4)
- 복수개의 조합회로와 순차회로로 구성된 반도체칩에 있어서,시리얼 입출력단을 갖고 상기 조합회로의 입력측에 구성되는 제 1 플립플롭군과, 상기 조합회로의 출력측에 구성되어 제 1 플립플롭군의 시리얼 입출력단과 별도의 시리얼 입출력단를 갖는 제 2 플립플롭군과,상기 시리얼 입력단을 통해 들어오는 시리얼 데이터를 상기 제 1 플립플롭군과 제 2 플립플롭군에 선택적으로 인가하고, 상기 제 2 플립플롭군의 클럭신호의 타이밍을 조절하기 위한 제어신호를 출력하는 컨트롤회로부와,상기 제어신호에 따라 제 2 플립플롭군의 클럭신호 발생타이밍을 조절하는 클럭발생 타이밍 제어부를 포함하여 구성되는 것을 특징으로 하는 타이밍체크가 가능한 칩.
- 제 1 항에 있어서,상기 제 1 클럭신호와 제 2 클럭신호는 클럭발생 타이밍이 서로 다른 것을 특징으로 하는 타이밍체크가 가능한 칩.
- 제 1 항에 있어서,상기 컨트롤회로부는 칩 외부로부터 들어오는 컨트롤 데이터를 저장하는 레지스터와, 레지스터에 저장된 컨트롤 데이터를 디코딩하는 디코더부와, 상기 디코더부의 제어신호에 의해 상기 컨트롤 데이터 또는 칩 테스트를 위한 스캔데이터를 상기 제 1 플립플롭군, 제 2 플립플롭군에 선택적으로 인가하는 멀티플렉싱부를 더 포함하여 구성되는 것을 특징으로 하는 타이밍체크가 가능한 칩.
- 제 1 항에 있어서,상기 클럭발생 타이밍 제어부는 상기 컨트롤 회로부에서 출력되는 제어신호를 받아 상기 제 1 클럭신호와 제 2 클럭신호의 발생타이밍을 제어하는 딜레이 컨트롤부와, 상기 딜레이 컨트롤부의 제어하에 제 1 클럭신호를 딜레이시키는 제 1 딜레이부와, 상기 딜레이 컨트롤부의 제어하에 상기 제 1 딜레이부의 딜레이시간과 다른 딜레이시간으로 제 1 클럭신호를 딜레이시켜 제 2 클럭신호로써 출력하는 제 2 딜레이부를 더 포함하여 구성되는 것을 특징으로 하는 타이밍체크가 가능한 칩.
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| KR1019980004198A KR100267782B1 (ko) | 1998-02-12 | 1998-02-12 | 타이밍체크가 가능한 칩(chip) |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019980004198A KR100267782B1 (ko) | 1998-02-12 | 1998-02-12 | 타이밍체크가 가능한 칩(chip) |
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Families Citing this family (1)
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- 1998-02-12 KR KR1019980004198A patent/KR100267782B1/ko not_active Expired - Fee Related
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