[go: up one dir, main page]

KR100264907B1 - 반도체 다이스를 테스팅하기 위한 장치 - Google Patents

반도체 다이스를 테스팅하기 위한 장치 Download PDF

Info

Publication number
KR100264907B1
KR100264907B1 KR1019990061816A KR19990061816A KR100264907B1 KR 100264907 B1 KR100264907 B1 KR 100264907B1 KR 1019990061816 A KR1019990061816 A KR 1019990061816A KR 19990061816 A KR19990061816 A KR 19990061816A KR 100264907 B1 KR100264907 B1 KR 100264907B1
Authority
KR
South Korea
Prior art keywords
package
die
base
recess
testing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019990061816A
Other languages
English (en)
Inventor
워렌엠.판워스
알렌지.우드
데이비드알.헴브레
살만아크람
Original Assignee
로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/580,687 external-priority patent/US5815000A/en
Priority claimed from KR1019960014779A external-priority patent/KR100261942B1/ko
Application filed by 로데릭 더블류 루이스, 마이크론 테크놀로지, 인크. filed Critical 로데릭 더블류 루이스
Priority to KR1019990061816A priority Critical patent/KR100264907B1/ko
Application granted granted Critical
Publication of KR100264907B1 publication Critical patent/KR100264907B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G01R1/0441—Details
    • G01R1/0466—Details concerning contact pieces or mechanical details, e.g. hinges or cams; Shielding
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

본 발명은 반도체 다이를 패키징 및 테스팅하기 위한 장치를 제공한다. 이 장치는 다이에 대해 통상적인 플리스틱 또는 세라믹 반도체 패키지와 동일한 크기와 형상 및 리드구조를 갖는 임시 패키지를 포함한다. 임시 패키지는 표준장비를 이용하여 다이를 통전 테스팅하는데 이용될 수 있다. 그후, 다이는 패키지로부터 제거되고, 노운 굳 다이로서 이용된다. 설명되는 실시예에 있어서, 패키지는 SOJ 구조로 형성된다. 패키지는 베이스, 인터콘넥트 및 힘인가기구를 포함한다. 패키지 베이스는 세라믹 박판공정 또는 세라믹 담금형성공정을 이용하여 세라믹이나 플라스틱으로 형성될 수 있다.

Description

반도체 다이스를 테스팅하기 위한 장치 {APPARATUS FOR TESTING SEMICONDUC TOR DICE}
본 출원은, 1991년 6월 4일 출원되고 그 후에 포기된 미국 특허출원 제07/709,858호의 연속출원인 1992년 11월 10일 출원된 미국 특허출원 제07/973,931호(미국 특허 제5,302,891호로 등록됨)의 일부연속출원인 1993년 4월 14일 출원된 미국 특허출원 제08/046,675호(미국 특허 제5,367, 253호로 등록됨)의 일부연속출원인 1993년 9월 21일 출원된 미국 특허출원 제08/124,899호(미국 특허 제5,495,179호로 등록됨)의 일부연속출원인 1994년 11월 14일 출원된 미국 특허출원 제08/345,064호(미국 특허 제5, 541,525호로 등록됨)의 일부연속출원인 1995년 3월 1일 출원된 미국 특허출원 제08/398,309호(미국 특허 제5,519,332호로 등록됨)의 일부연속출원이다.
본 출원은, 심사계류중인 1991년 11월 5일 출원된 미국 특허출원 제07/788,065호(1995년 8월 8일에 미국 특허 제5,440,240호로서 등록됨), 1992년 9월 29일 출원된 미국 특허출원 제07/953,750호, 1993년 6월 7일 출원된 미국 특허출원 제08/073,005호, 1993년 6월 7일 출원된 미국 특허출원 제08/073,003호, 1993년 9월 13일 출원된 미국 특허출원 제08/120,628호, 1992년 6월 10일 출원된 미국 특허출원 제07/896,297호, 1994년 2월 3일 출원된 미국 특허출원 제08/192,391호 및 1993년 10월 14일 출원된 미국 특허출원 제08/137,675호와 관련이 있다.
본 발명은 일반적으로 반도체 제조에 관한 것으로, 특히 반도체 다이스를 패키징 및 테스팅하기 위한 개선된 방법 및 장치에 관한 것이다.
통상, 패키지된 반도체 다이스는 제조프로세스중에 수 차례 테스트된다. 프로브 테스트(probe test: 탐침시험)는 다이스의 전반적인 기능을 테스트하기 위해 웨이퍼 단계에서 수행된다. 웨이퍼의 싱귤레이션(singulation) 및 개별 다이스의 패키징후에 패키지된 다이의 각각에서 전체 기능 테스트 및 통전 테스트(burn-in test)가 수행된다. 일반적으로, 이들 테스트는 패키지 상의 외부 콘택트(예컨대, 터미널 리드)와 테스트 회로간에 전기적인 인터페이스를 제공하는 표준화된 장비를 이용하여 수행된다.
예컨대, 통전 오븐은 온도순환특성을 갖는 챔버 내에 다수의 패키지된 다이스를 유지하기에 적합하다. 통전 테스트중에 집적회로는 다른 온도에서 전기적으로 테스트된다. 챔버 내에 탑재될 수 있는 통전보드는 개별적으로 패키지된 다이스와 테스트 회로간의 전기적인 상호접속을 확립하기 위해 패키지된 다이스 상의 외부리드와 일치하는 전기적인 콘넥터를 포함한다. 핀으로 형성된 터미널 리드 등의 숫외부 콘택트(male external contact)를 갖춘 패키지된 다이스에 관해서는, 통전보드는 소켓 콘넥터를 포함할 수 있다. 랜드 그리드 어레이(land grid array)에서의 평탄한 패드 등의 암외부 콘택트(female external contact)를 갖춘 패키지된 다이스에 관해서는, 통전보드는 포고 핀 콘넥터(pogo pin connector)를 포함할 수 있다.
반도체 다이스는 표준화된 구성으로 패키지되어 있기 때문에, 통전보드 또한 표준화되어 있다. 예컨대, 단일의 다이를 위한 하나의 공통 반도체 패키지는 스몰 아웃라인 j-리드 패키지(small outline j-lead package: SOJ)로서 알려져 있다. SOJ 패키지에 대한 통전보드는 패키지용의 j-리드와 일치하는 표준화된 소켓을 포함할 수 있다. 더욱이, 소켓에 대한 간격은 다수의 패키지가 아주 조밀한 간격의 어레이로 싱글보드 상에 탑재되도록 할 수 있다.
표준화된 보드 외에, 특별한 패키지 구성을 위해 표준화된 자동 핸들링장치 등과 같은 연합장비도 있다. 단일 다이를 위한 다른 표준화된 패키지는 듀얼 인-라인 패키지(dual in-line package: DIP)와 지그재그 인-라인 패키지(zigzag in-line package: ZIP)를 포함한다.
최근, 반도체 다이스는 패키지되지 않거나 또는 베어(bare) 구성으로 제조업자에 의해 제공되어 왔다. 노운 굳 다이(Known good die: KGD)는 패키지된 제품과 동등한 품질 및 신뢰성 수준으로 테스트된 패키지되지 않은 다이이다. 패키지되지 않은 다이를 KGD로서 인정하기 위해서는, 통전 테스트되어야 한다. 이것은 통전과 다른 테스트를 위한 단일의 패키지되지 않은 다이를 유지하는 테스트 캐리어의 개발에 이르게 한다. 각 테스트 캐리어는 테스팅을 위한 다이를 수용하고, 또한 다이와 외부 테스트회로 사이의 전기적인 상호접속(electrical interconnection)을 제공한다. 테스트 캐리어의 예는 우드 등에 의한 미국 특허 제5,302,891호와 제5,408,190호에 개시되어 있다.
이들 캐리어의 한 국면(局面)은, 패키지된 다이스를 테스팅하기 위해 이용되는 장비와는 다른 특수화된 통전보드와 핸들링장치 등과 같은 특수화된 테스트 장비를 필요로 한다. 게다가, 종래기술에 따른 캐리어는 통상적으로 패키지된 다이스보다 크므로, 동일한 처리능력을 달성하기 위해 보다 많이 큰 테스트장비를 필요로 한다. 이는 표준화된 테스트장비와 함께 이용될 수 있는 반도체 다이스를 패키징 및 테스팅하기 위한 방법을 제공한다는 이점이 있다.
상기의 점을 고려하여, 본 발명의 목적은 반도체 다이스를 패키징 및 테스팅하기 위한 개선된 장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 임시의 전기적인 접속이 테스팅 및 다른 목적을 위해 다이에 대해 이루어질 수 있는 베어 반도체 다이를 위한의 임시 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 작은 아웃라인 임시 패키지와 표준 테스트장비를 이용하는 반도체 다이스를 테스팅하기 위한 개선된 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 JEDEC 표준 아웃라인과 JEDEC 표준 외부 접촉구조를 갖는 임시 반도체 패키지를 제공하는 것이다.
본 발명의 다른 이점과 특성은 설명의 진행으로 보다 명확하게 나타날 것이다.
도 1은 본 발명에 따라 조립한 패키지의 분해 사시도,
도 2는 패키지의 사시도,
도 3은 도 2의 3-3선에 따른 단면도,
도 3a∼도 3c는 다른 실시예의 패키지를 나타낸 도 3에 상당하는 단면도,
도 4는 패키지 베이스의 사시도,
도 5는 패키지 베이스에 접합된 인터콘넥트 도선의 사시도,
도 6은 인터콘넥트의 평면도,
도 7은 다이 상에 접합패드를 전기적으로 접촉하는 인터콘넥트 상의 돌출된 접촉부재를 나타낸 도 6의 7-7선에 따른 단면도,
도 7a는 마이크로범프 접촉부재를 갖춘 다른 실시예의 인터콘넥트의 도 7에 상당하는 단면도,
도 8은 다이회로 측면 상부를 유지하기에 적합한 다른 실시예의 패키지를 나타낸 개략적인 단면도이다.
본 발명에 따르면, 반도체 다이를 패키징 및 테스팅하기 위한 장치가 제공된다. 이 장치는, 도전체와, 이 도전체와 전기적으로 접촉하고 있는 외부리드를 갖춘 패키지 베이스, 이 베이스에 탑재되고, 상기 도전체와 전기적으로 연통하면서 다이 상의 접촉위치를 전기적으로 맞물리게 하는 접촉부재를 갖춘 인터콘넥트 및, 상기 접촉부재를 이용하여 상기 다이를 상기 베이스 상에 상기 접촉위치와 전기적으로 연통하도록 보유하기 위한 힘인가기구를 구비하여 이루어진다. 여기서, 상기 패키지 베이스 및 외부리드는 공인된 산업표준 조직체의 표준에 따른 통상의 반도체 패키지에 대응하는 크기 및 형상을 갖는다. 이 장치의 표준 아웃라인 및 외부리드 구조는 노운 굳 다이를 위한 테스트 절차중에 표준화된 통전보드와 자동화된 패키지 핸들링장비가 이용되는 것을 허용한다. 설명되는 실시예에 있어서, 이 장치는 소형 아웃라인 j-벤드(SOJ) 플라스틱 패키지의 구조로 형성된 임시 패키지를 구비한다.
임시 패키지는 베이스, 인터콘넥트 및 힘인가기구를 포함한다. 패키지 베이스는 플라스틱이나 세라믹으로 구성할 수 있다. 설명되는 실시예에 있어서, 패키지 베이스는 세라믹 박판공정을 이용하여 형성된다. 패키지 베이스는 또한 3-D 사출성형공정을 이용한 플라스틱, 또는 세리믹 담금형성(Cerdip)공정을 이용한 세라믹이나 플라스틱으로 형성할 수 있다. 패키지 베이스는 j-벤드 리드로서 형성된 외부 접촉과 전기적으로 연통(連通)하는 금속 도전체를 포함한다.
패키지용의 인터콘넥트는 베이스에 탑재되어 있고, 도선은 패키지 베이스 상에 형성된 도전체에 접합된다. 설명되는 실시예에 있어서, 인터콘넥트는 실리콘으로 형성되고, 도전성 라인과, 다이 상의 본드 패드와 접촉하여 전기적으로 연통하고 있는 돌출된 접촉부재를 포함하고 있다. 인터콘넥트는 또한 2층 TAB 테이프와 유사한 플라스틱막 상에 탑재된 마이크로범프 접촉부재를 갖추어 형성될 수 있다.
패키지에 대한 힘인가기구는 압착판, 스프링 및 커버를 포함하고 있다. 힘인가기구는 베이스내에 다이를 고착시키고, 인터콘넥트와 다이를 전기적인 접촉으로 유지하도록 작용한다. 힘인가기구는 래칭기구와 함께 베이스에 고착되어 있다. 래칭기구에 대한 몇가지의 다른 실시예가 슬라이딩 래치 및 T-형 래치를 포함하여 개시되어 있다. 몇몇 실시예에 있어서, 압착판 및 스프링은 탄성부재로 대체된다.
패키지는 다이와 인터콘넥트를 광학적으로 정렬하여 조립되어 있다. 정렬절차에 앞서 인터콘넥트는 와이어 본딩에 의해 패키지 베이스내에 탑재된다. 정렬절차중에, 패키지의 다이 및 힘인가기구는 조립 툴에 의해 유지된다. 플립 칩 광학정렬은 인터콘넥트 상의 접촉부재에 다이 상의 본드 패드를 정렬하기 위해 이용된다. 그후, 조립 툴은 인터콘넥트 상에 다이를 위치시키고, 패키지 베이스에 힘인가기구를 부착한다.
패키지의 다른 실시예에 있어서, 다이는 패키지내의 회로 측면 상부에 탑재되어 있다. 이는 통상의 패키지된 다이와 동일한 구조로 패키지용의 외부리드와 다이용의 본드 패드를 배열시킨다.
(실시예)
이하, 예시도면을 참조해서 본 발명의 실시예를 상세하게 설명한다.
도 1은 본 발명에 따라 제작된 임시 패키지(10)를 나타낸 분해 사시도이다. 패키지(10)는 반도체 다이(12)를 유지하고, 테스팅 및 통전을 위해 다이(12)와 임시의 전기적인 접속을 확립하는데 적합하다. 테스팅 절차후에 다이(12)는 패키지(10)로부터 제거되어 노운 굳 다이(KGD)로서 이용될 수 있다.
통상, 패키지(10)는 패키지 베이스(14), 인터콘넥트(16) 및 힘인가기구(18)를 포함하고 있다. 인터콘넥트(16)는 패키지 베이스(14)와 다이(12) 사이에 전기적인 연통(連通)을 확립한다. 힘인가기구(18)는 다이(12)를 패키지 베이스(14)에 고착시키고, 인터콘넥트(16)에 대해 다이(12)를 압박한다. 힘인가기구(18)는 압착판(20), 스프링(22) 및 커버(24)를 포함하고 있다. 패키지(10)는 또한 패키지 베이스(14)에 힘인가기구(18)를 고착시키는 클립(26,28; 도 3)의 형태로 래칭기구(latching mechanism)를 포함하고 있다.
도 2는 조립된 패키지(10)를 나타낸다. 도 2에 나타낸 바와 같이, 패키지(10)는 통상의 반도체 패키지의 크기 및 형상과 거의 동일한 크기 및 직사각형의 형상을 갖는다. 여기에 이용한 바와 같이, 통상의 반도체 패키지는 공인된 산업표준 조직체(industry standard setting body)의 표준에 따른 크기 및 외부리드 구조를 갖는 플라스틱 또는 세라믹 패키지로 언급된다. 이들 표준 조직체는,
EIA/JEDEC - Electronics Industry Association - Joint electron
Device Engineering Council
JEIDA - Japanese Electronics Industry Development Associ
ation
PCMCIA - Personal Computer Memory Card International Asso
ciation
를 포함할 수 있다.
설명되는 실시예에 있어서, 패키지(10)는 J-벤드 리드(38)를 갖춘 스몰 아웃라인 패키지로서 제작된다. 이는 패키지(10)가 통상의 스몰 아웃라인 J-벤드(SOJ) 패키지에 대한 표준화된 통전장비를 이용하여 통전 테스트되도록 한다. 예를 들면, 표준화된 장비는 마이크론 시스템스 인테그레이션, 인코포레이티드에 의해 제조된 AMBYXTM인텔리전트 통전 및 테스트 시스템을 포함할 수 있다.
리드(38)의 디멘죤 및 구조뿐만 아니라 조립된 패키지(10)의 외부 디멘죤과 아웃라인은 JEDEC 표준에 따를 수 있다. 예컨대, SOJ 구조에 대해서는, 패키지(10)는 약 0.301∼0.313인치의 폭, 약 0.105∼0.109인치의 두께 및 약 0.675∼0.691인치의 길이로 형성될 수 있다. J-벤드 리드(38)는 약 0.018인치의 최소폭, 약 0.048∼0.052인치의 높이 및 약 0.260∼0.275인치의 패키지의 반대 측면 상의 리드(38)의 중앙선 사이에 간격을 두고 형성될 수 있다.
명확해진 바와 같이, 패키지(10)는 또한 다른 통상의 플라스틱 또는 세라믹 반도체 패키지와 동등한 표준 아웃라인 및 리드구조로 제작될 수 있다. 이들 패키지구조는,
DIP (dual in line package)
ZIP (zig zag in line package)
LCC (leadless chip carrier)
SOP (small outline package)
QFP (quad flat pack)
TSOP (thin small outline package)
SOJ (small outline j-bend)
PGA (pin grid array)
LGA (land grid array)
BGA (ball grid array)
를 포함할 수 있다.
도 3에 나타낸 바와 같이, 조립된 패키지(10)에 있어서, 다이(12)는 패키지 베이스(14)내에 형성된 리세스(36)내에 유지되고, 인터콘넥트(16)와 커버(24) 사이에 끼워진다. 인터콘넥트(16)는 패키지 베이스(14)내에 형성된 리세스(34)내에 탑재된다. 또한, 도 3에 나타낸 바와 같이, 조립된 패키지(10)에 있어서, 압착판(20)은 다이(12) 위에 놓이고, 스프링(22)이 압착판(20)과 다이(12)를 인터콘넥트(16)로 향하여 압박한다.
도 3을 더 참조하면, 클립(26,28)은 패키지 베이스(14)내의 다이(12)와 힘인가기구(18)의 압착판(20), 스프링(22) 및 커버(24)를 고착시키도록 베이스(14)의 대응하는 개구(30,32)에 부착된다. 클립(26,28)은 스프링 스틸이나 플라스틱 등과 같은 유연성이 있는 재료로 형성될 수 있고, 커버(24) 상에 보유력을 가하도록 형성되어 있다. 더욱이, 조립된 패키지(10)에 있어서, 커버(24)는 패키지 베이스(14)의 상부 표면 아래로 우묵히 들어가게 된다. 따라서, 패키지(10)의 외주크기와 아웃라인은 패키지 베이스(14)의 외주크기와 아웃라인에 의해 실질적으로 결정된다.
커버(24), 스프링(22) 및 압착판(20)은 모두 각각 48C, 48S 및 48P로 표시된 중앙 개구를 포함한다. 개구(48C,48S,48P)는 패키지(10)의 조립 및 분해시에 이용된다. 특히, 개구(48C,48S,48P)는 다이(12)가 조립중의 다이(12) 및 인터콘넥트(16)의 광학 정렬중에 진공 툴(도시하지 않음)에 의해 유지되도록 허용한다. 마찬가지로, 진공 툴(도시하지 않음)은 패키지(10)를 분해하는데 이용될 수 있다.
도 3a는 다른 실시예의 패키지(10A)를 나타낸다. 다른 실시예의 패키지(10A)는, 접미어 “A”로 표시된 패키지(10)에 대해 전술한 바와 같이 실질적으로 동일한 요소를 포함한다. 그러나, 다른 실시예의 패키지(10A)에서는, 스프링(22A)은 평탄한 부재로 형성되고, 압착판(20; 도 3)은 제거된다. 예로서, 스프링(22A)은 평탄한 금속스프링(예컨대, 웨이브 스프링)이어도 좋고, 또는 실리콘 탄성 중합체나 폴리이미드 재료 등과 같은 탄성력이 있는 탄성 중합체재료로 형성되어도 좋다.
게다가, 다른 실시예의 패키지(10A)에서는, 커버(24A)는 스프링(22A) 및 다이(12)를 끼워 넣는 리세스(50)를 포함한다. 커버(24A)는 패키지 베이스(14A)의 리세스(36A)의 하부 표면에 인접해 있고, 한쌍의 슬라이딩 클립(sliding clip; 26A,28A)에 의해 유지된다. 슬라이딩 클립(26A,28A)은 베이스(14A)에 미끄럼자재로 탑재되고, 커버(24A)에 보유력을 가하도록 S자 모양으로 형성되어 있다.
도 3b는 패키지(10A)와 실질적으로 동등한 다른 실시예의 패키지(10B)를 나타낸다. 그러나, 패키지(10B)에서는, 클립(26B,28B)은 U자형으로 형성된 것을 제외하고는 클립(26A,28A)과 유사한 슬라이딩 부재로서 형성되어 있다.
도 3c에 있어서, 다른 실시예의 패키지(10C)는 커버(24C) 위에 놓여 걸쇠를 걸기에 적합한 클립(26C,28C)을 포함하고 있다. 클립(26C,28C)은 일반적으로 T-골격 모양의 단면구조를 가지며, 베이스(10C)의 개구(30C, 32C)와 같은 채널에 선회가능하게 탑재된다. 그와 같이 클립(26C,28C)은 커버(24C)에 걸쇠를 걸도록 선회할 수 있다. 커버(24C)는 클립(26C,28C)에 대한 차단부(52,54)를 포함한다.
도 4는 패키지 베이스(14)를 분리해서 나타내고 있다. 패키지 베이스(14)는 플라스틱이나 세라믹 등과 같은 전기적으로 절연된 재료로 형성되고, J-벤드 리드(38)와 전기적으로 연통하고 있는 내부 도전체(40)를 포함한다. 전술한 바와 같이, 패키지 베이스(14)는 다이(12) 및 힘인가기구(18)를 수용하는 리세스(36)와, 인터콘넥트(16)를 탑재하는 리세스(34)를 포함하고 있다. 이상의 설명으로부터, 리세스(34,36)는 4개의 측면과 단부로 둘러싸여 있고, 하나의 단부에서 개방되어 있다. 다른 계단형 리세스(42)는 패키지 베이스(14)내에 형성된 도전체(40)에 인터콘넥트(16)를 와이어 본딩하기 위한 본드 선반을 형성한다. 패키지 베이스(14)는 또한 다이(12)에 대해 리드(38)의 방향을 표시하는데 이용될 수 있는 표시자 포켓(37)을 포함한다(즉, 핀 #1 표시자 패키지(10)).
설명되는 실시예에 있어서, 패키지 베이스(14)는 고온 세라믹 박판공정을 이용한 알루미나(Al2O3) 등의 세라믹 재료로 형성된다. 이러한 공정은 레퍼런스로서 병합된, 1995년 1월 3일자로 출원된 미국 특허출원 제08/398,309호(미국 특허 제5,519,332호로 등록됨)에 개시되어 있다. 간단히 설명하면, 이 공정은 세라믹의 그린 시트 상에 금속으로 채워진 비아(via)와 금속화 회로를 형성하는 단계와, 그 후 단일 구조를 형성하도록 시트를 소결하는 단계를 포함한다. J-벤드 리드(38)는 니켈 금도금 상에 납/주석을 가질 수 있는 니켈-철이나 구리를 주성분으로 하는 합금 등과 같은 기초를 이루는 재료로 형성될 수 있다. 재료에 따라, 리드(38)는 도전성 접착제를 이용하여 도전체(40)에 납땜, 용접 또는 부착될 수 있다.
패키지 베이스(14)는 또한 고온 글래스로 채워진 플라스틱으로부터 3-D 사출성형공정을 이용하여 형성될 수 있다. 이러한 공정은 미국 특허 제4,985,116호와 상기의 병합된 미국 특허출원 제08/398,309호(미국 특허 제5,519,332호로 등록됨)에 개시되어 있다. 적당한 플라스틱은 폴리에테르이미드(PEI), 폴리에테르술폰(PES), 폴리아릴술폰(PAS), 폴리페닐렌 황화물(PPS), 액정폴리머(LCP) 및 폴리에테르-에테르 케톤(PPEK) 등을 포함한다. 이들 또는 다른 적당한 재료를 갖는 사출성형공정은 원하는 직사각형으로, 그리고 필요에 따라 공동(空洞)을 갖는 패키지 베이스(14)를 형성하기 위해 이용될 수 있다. 이후의 금속화공정중에, 각종의 회로패턴이 패키지 베이스(14)의 다른 표면 상에 형성되고, 도전성 금속을 갖는 개구를 채움으로써 필요에 따라 상호 접속될 수 있다. J-벤드 리드(38)는 납땜, 용접, 또는 도전성 접착제에 의해 도전성 트레이스(40)에 전기적으로 부착될 수 있다.
패키지 베이스(14)는 또한 세라믹 담금형성공정(Cerdip)을 이용하여 형성될 수 있다. 일반적으로, 세라믹 담금형성공정을 이용하여 모놀리딕 패키지 베이스(14)를 형성하기 위해 알루미나 윤활유와 고착제(binder)의 혼합물을 성형 및 소결할 수 있다. 금속리드 프레임은 도전체(40)와 J-벤드 리드(38)를 형성하기 위해 저온 글래스를 이용하여 패키지 베이스(14)에 접합될 수 있다. 세라믹 담금형성공정의 다른 타입은 세라믹체(ceramic body)보다는 플라스틱을 이용한다. 간단히 설명하면, 이 세라믹 담금형성공정은 후에 리드프레임에 접합되는 플라스틱 베이스를 미리 성형한다. 이 공정을 이용하여 형성한 통상의 반도체 패키지는 상표 QUAD-PACKTM하에 펜실베이니아, 워렌, GTE 프로덕츠 코포레이션에 의해 판매되고 있다.
도 5는 패키지 베이스(14)에 전기적으로 접속되는 인터콘넥트(16)를 나타낸다. 구체적으로, 인터콘넥트(16)는 패키지 베이스(14)에 형성된 도전체(40)에 와이어 본딩된 본딩 패드(56)를 포함한다. 도 6에 나타낸 바와 같이, 인터콘넥트(16)는 또한 도전성 트레이스(58)와 돌출된 접촉부재(60)를 포함한다. 도 7에 나타낸 바와 같이, 돌출된 접촉부재(60)는 다이(12) 상의 디바이스 본드 패드(62)와 접촉 및 전기적인 접속을 확립하는데 적합하다. 게다가, 돌출된 접촉부재(60)는 자기제한 침투깊이로 디바이스 본드 패드(62)를 침투시키는데 적합한 연장된 블레이드(blade)로서 형성된 침투돌기를 포함한다.
인터콘넥트(16)와 돌출된 접촉부재(60)는 실리콘기판(64)을 에칭하여 형성할 수 있다. 기판(64) 상에 형성된 절연층(66)과 도전층(68)은 돌출된 접촉부재(60) 위에 놓인다. 도전층(68)은 도선(44)을 접합하도록 와이어 본딩되는 도전성 트레이스(58)와 전기적으로 연통하고 있다. 또한, 와이어 본딩 대신에, 슬라이드 콘택트(44S)를 갖는 도전성 트레이스(58)에 전기적인 접속을 형성할 수 있다.
실질적으로 접촉부재(60)를 형성하기 위한 적당한 공정은, 레퍼런스로서 병합된 미국 특허 제5,326,428호 및 미국 특허 제5,419,807호에 개시되어 있다. 다른 적당한 공정은 레퍼런스로서 병합된, 1994년 11월 7일자로 출원된 미국 특허출원 제08/335,267호(미국 특허 제5,483,741호로 등록됨)에 개시되어 있다.
도 7a를 참조하면, 인터콘넥트(16)는 또한 도전성 트레이스(58B)와 플라스틱막(72) 상에 형성된 마이크로범프 접촉부재(60B)를 갖추어 형성될 수 있다. 마이크로범프 접촉부재(60B) 및 플라스틱막(72)은 니토 덴코(Nitto Denko)사에 의해 제조된 ASMAT와 같은 2층 TAB 테이프와 같은 종류일 수 있다. 플라스틱막(72)은 컴플라이언트 접착층(compliant adhesive layer; 74)을 이용하여 실리콘 등의 기판(64B)에 탑재될 수 있다. 컴플라이언트 접착층(74)은 실리콘 탄성중합체, 에폭시 또는 폴리이미드 재료로 형성될 수 있다. 마이크로범프 접촉부재를 갖춘 인터콘넥트를 형성하기 위한 한가지 방법은, 전에 인용된 미국 특허출원 제08/398,309호에 개시되어 있다.
다시 도 1을 참조하면, 패키지(10)는 플립칩 본딩 반도체 다이스에 대하여 이용되는 광학정렬수법 및 얼라이너 본더 툴을 이용하여 조립할 수 있다. 플립칩 본딩은, 반도체 다이를 인쇄회로기판 등의 기판 상에 페이스 다운(face down)형태로 위치시키고, 다이 상의 본드 패드를 기판 상의 접속점에 접합하는 경우의 공정에 적용된다. 플립칩 본딩을 위한 툴은 종종 얼라이너 본더로서 언급된다. 얼라이너 본더 및 플립칩 본딩을 위한 광학정렬의 방법은, 벤다트 등에 의한 미국 특허 제4,899,921호(명칭: 얼라이너 본더)에 개시되어 있다. 이러한 얼라이너 본더는 피스케이터웨이, 엔.제이.(Piscataway, N.J)의 리서치 디바이스(Research Devices)로부터 입수할 수 있다.
이 경우에 있어서, 얼라이너 본더는 패키지(10)를 조립하는데 이용하기 위한 조립장치를 제공하기 위해 변형될 수 있다. 조립장치는 힘인가기구(18; 도 1), 다이(12) 및 클립(26,28; 도 3)을 유지하기에 적합한 조립툴(도시하지 않음)을 포함한다. 힘인가기구(18)의 콤포넌트는 조립툴의 진공원드(vaccum wand; 도시하지 않음)가 다이(12)를 유지하게 하는 개구(48C, 48S, 48P)를 포함한다. 다이(12)가 조립툴에 의해 유지됨에 따라 다이(12) 상의 본드패드(62; 도 7)는 인터콘넥트(16) 상의 접촉부재(60; 도 7)와 정렬된다. 그후, 조립툴은 인터콘넥트(16)와 접촉하여 다이(12)를 위치시키고, 패키지 베이스(14)의 개구(30, 32)에 클립(26,28; 도 3)을 고착시킨다.
레퍼런스로서 병합된 1994년 11월 14일자로 출원된 미국 특허출원 제08/338,345호(미국 특허 제5,634,267호로 등록됨)는, 다이(12)와 인터콘넥트(16)를 광학적으로 정렬하고, 패키지 베이스(14)에 힘인가기구(18)를 고착시키는데 적합한 자동화장치를 개시하고 있다.
조립절차후에 패키지 베이스(10)는 다이(12)를 테스트하는데 이용될 수 있다. 테스팅은 전체 기능 뿐만 아니라 통전 테스팅을 포함할 수 있다. 테스트절차후에, 패키지(10)는 조립절차에 대하여 전술한 바와 같이, 실질적으로 클립(26, 28)과 힘분배기구(18)를 제거하기 위해 조립툴(도시하지 않음)을 이용하여 분해될 수 있다.
도 8은 다른 실시예의 패키지(101)를 나타낸다. 다른 실시예의 패키지(101)는 리드(381)에 관하여 다이회로 측면 상부를 고정하기 위해 형성된 패키지 베이스(141)를 제외하고는 전술한 패키지(10)의 구조와 거의 유사하다. 따라서, 패키지(101)에 대한 인터콘넥트(도시하지 않음)는 도 8에서 아래쪽으로 향한 돌출된 접촉부재를 포함한다. 다이(121) 상의 본드 패드(621)는 통상의 패키지에서의 다이용 본드 패드와 같은 위치에 있다. 따라서, 패키지(101) 상의 리드(381)는 통상의 패키지용 리드와 같은 입력/출력구조에 정확히 대응시킬 수 있다. 이 리드구조에 의해, 통전보드 또는 다른 테스팅 장비는 리드구조를 수용하기 위한 변형을 필요로 하지 않는다. 패키지(101)는 전술한 바와 같이 실질적으로 인터콘넥트(161)와 접촉하여 다이(121)를 유지시키는 탄성 스프링부재(221)를 포함한다.
한편, 본 발명은 특정의 제안된 실시예를 참조하면서 설명했지만, 이에 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 작은 아웃라인 임시 패키지와 표준 테스트장비를 이용하는 반도체 다이스를 테스팅하기 위한 개선된 장치를 제공할 수 있다.

Claims (8)

  1. 도전체와, 이 도전체와 전기적으로 접촉하고 있는 외부리드를 갖춘 패키지 베이스와,
    상기 베이스에 탑재되고, 상기 도전체와 전기적으로 연통하면서 다이 상의 접촉위치를 전기적으로 맞물리게 하는 접촉부재를 갖춘 인터콘넥트 및,
    상기 접촉부재를 이용하여 상기 다이를 상기 베이스 상에 상기 접촉위치와 전기적으로 연통하도록 보유하기 위한 힘인가기구를 구비하여 구성되고,
    상기 패키지 베이스 및 외부리드가 공인된 산업표준 조직체의 표준에 따른 통상의 반도체 패키지에 대응하는 크기 및 형상을 갖는 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  2. 제1항에 있어서, 상기 통상의 반도체 패키지는, DIP(듀얼 인 라인 패키지), ZIP(지그재그 인 라인 패키지), LCC(리드리스 칩 캐리어), SOP(스몰 아웃라인 패키지), QFP(쿼드 플랫 팩), TSOP(딘 스몰 아웃라인 패키지), SOJ(스몰 아웃라인 j-벤드), PGA(핀 그리드 어레이), LGA(랜드 그리드 어레이) 및, BGA(볼 그리드 어레이)로 이루어진 그룹에서 선택된 플라스틱 또는 세라믹 패키지로 이루어진 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  3. 제1항에 있어서, 상기 베이스는, 리세스와, 이 리세스내에 탑재되면서 이 베이스의 표면 아래로 우묵히 들어간 힘인가기구를 갖춘 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  4. 리세스와, 공인된 산업표준 조직체의 표준에 따른 통상의 반도체 패키지 리드와 실질적으로 동등한 구조로 된 외부리드를 갖춘 베이스와,
    상기 리세스내에 상기 외부리드와 전기적으로 연통하여 탑재되고, 다이 상의 접촉위치와 전기적인 접속을 이루도록 구성된 복수의 접촉부재를 갖춘 인터콘넥트 및,
    상기 인터콘넥트를 향하여 상기 다이를 치우치게 하도록 구성된 스프링 및 커버를 구비하여 구성되고,
    상기 스프링 및 커버는, 상기 베이스 및 부착된 커버의 크기 및 아웃라인이 상기 다이가 표준화된 테스팅장치를 이용하여 테스트되도록 하는 공인된 산업표준 조직체의 표준에 따른 통상의 반도체 패키지와 실질적으로 동등하도록 상기 리세스내에 포함되어 상기 베이스의 표면 아래로 우묵히 들어가 있는 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  5. 제4항에 있어서, 상기 커버는 상기 스프링과 상기 다이를 적어도 부분적으로끼워 넣는 제2리세스를 구비하고 있는 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  6. 제4항에 있어서, 상기 리세스내에 미끄럼자재로 탑재되어 상기 커버를 상기 베이스에 부착하도록 구성된 클립을 더 구비하여 구성된 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  7. 제4항에 있어서, 상기 베이스 상에 형성된 핀 #1 표시자를 더 구비하여 구성된 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
  8. 제4항에 있어서, 상기 산업표준 조직체는 JEDEC(Joint Electron Device Engineering Council)를 포함하고 있는 것을 특징으로 하는 베어 반도체 다이를 테스팅하기 위한 패키지.
KR1019990061816A 1995-12-29 1999-12-24 반도체 다이스를 테스팅하기 위한 장치 Expired - Fee Related KR100264907B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990061816A KR100264907B1 (ko) 1995-12-29 1999-12-24 반도체 다이스를 테스팅하기 위한 장치

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US8/580,687 1995-12-29
US08/580,687 US5815000A (en) 1991-06-04 1995-12-29 Method for testing semiconductor dice with conventionally sized temporary packages
KR1019960014779A KR100261942B1 (ko) 1995-12-29 1996-05-07 반도체 다이스를 테스팅하기 위한 방법
KR1019990061816A KR100264907B1 (ko) 1995-12-29 1999-12-24 반도체 다이스를 테스팅하기 위한 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019960014779A Division KR100261942B1 (ko) 1995-12-29 1996-05-07 반도체 다이스를 테스팅하기 위한 방법

Publications (1)

Publication Number Publication Date
KR100264907B1 true KR100264907B1 (ko) 2000-08-16

Family

ID=26631805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990061816A Expired - Fee Related KR100264907B1 (ko) 1995-12-29 1999-12-24 반도체 다이스를 테스팅하기 위한 장치

Country Status (1)

Country Link
KR (1) KR100264907B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439575B1 (ko) * 2001-12-20 2004-07-12 동부전자 주식회사 칩성능시험용 세라믹 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100439575B1 (ko) * 2001-12-20 2004-07-12 동부전자 주식회사 칩성능시험용 세라믹 패키지

Similar Documents

Publication Publication Date Title
US5815000A (en) Method for testing semiconductor dice with conventionally sized temporary packages
US6094058A (en) Temporary semiconductor package having dense array external contacts
US5949242A (en) Method and apparatus for testing unpackaged semiconductor dice
US5990692A (en) Testing apparatus for non-packaged semiconductor chip
US5783461A (en) Temporary semiconductor package having hard-metal, dense-array ball contacts and method of fabrication
US6175241B1 (en) Test carrier with decoupling capacitors for testing semiconductor components
US6060893A (en) Carrier having slide connectors for testing unpackaged semiconductor dice
US5408190A (en) Testing apparatus having substrate interconnect for discrete die burn-in for nonpackaged die
US6072323A (en) Temporary package, and method system for testing semiconductor dice having backside electrodes
US5367253A (en) Clamped carrier for testing of semiconductor dies
US5831441A (en) Test board for testing a semiconductor device, method of testing the semiconductor device, contact device, test method using the contact device, and test jig for testing the semiconductor device
US5721496A (en) Method and apparatus for leak checking unpackaged semiconductor dice
US6677776B2 (en) Method and system having switching network for testing semiconductor components on a substrate
US6255833B1 (en) Method for testing semiconductor dice and chip scale packages
WO1998014998A9 (en) Temporary semiconductor package having hard-metal, dense-array ball contacts and method of fabrication
US6639416B1 (en) Method and apparatus for testing semiconductor dice
KR100261942B1 (ko) 반도체 다이스를 테스팅하기 위한 방법
KR100264907B1 (ko) 반도체 다이스를 테스팅하기 위한 장치
US20010024118A1 (en) Bondpad attachments having self-limiting properties for penetration of semiconductor die
KR900005147B1 (ko) 초소형 접속부용 압축 페디스틀 및 그 제조 방법
KR100227724B1 (ko) 조밀어레이 외부 콘택트를 갖춘 임시 반도체 패키지
US6583635B2 (en) Semiconductor die test carrier having conductive elastomeric interposer
US6297542B1 (en) Connecting a die in an integrated circuit module
JPH10115659A (ja) ベアチップテスト用治具
JPH06310576A (ja) 非パッケージダイ用の個別ダイのバーンインのためのｚ軸配線

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

St.27 status event code: A-0-1-A10-A16-div-PA0107

St.27 status event code: A-0-1-A10-A18-div-PA0107

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U11-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20030411

Year of fee payment: 4

PR1001 Payment of annual fee

Fee payment year number: 4

St.27 status event code: A-4-4-U10-U11-oth-PR1001

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Not in force date: 20040608

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

St.27 status event code: A-4-4-U10-U13-oth-PC1903

PC1903 Unpaid annual fee

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20040608

St.27 status event code: N-4-6-H10-H13-oth-PC1903

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000