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KR100264818B1 - 반도체 장치의 고신뢰성을 갖는 비어 형성방법 - Google Patents

반도체 장치의 고신뢰성을 갖는 비어 형성방법 Download PDF

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KR100264818B1
KR100264818B1 KR1019980034034A KR19980034034A KR100264818B1 KR 100264818 B1 KR100264818 B1 KR 100264818B1 KR 1019980034034 A KR1019980034034 A KR 1019980034034A KR 19980034034 A KR19980034034 A KR 19980034034A KR 100264818 B1 KR100264818 B1 KR 100264818B1
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Abstract

반도체 장치의 고신뢰성을 갖는 비어 형성방법이 개시되어 있다. 상부 금속 배선과 하부 금속 배선을 비어로 연결하는 반도체 장치의 제조 방법에 있어서, 상기 상부 금속 배선을 패터닝한 후, 상기 비어를 매립하고 있는 금속 플러그의 표면에 전하가 축적되는 것을 방지하기 위하여 무플라즈마 오존(plasmaless O3) 에싱을 실시한다. 무플라즈마 오존 에싱에 의해 상부 금속 배선에 대해 미스얼라인되어 노출된 비어를 매립하고 있는 금속 플러그의 표면을 산화시킴과 동시에 양전하를 흡수함으로써, 노출된 금속 플러그가 전기화학적 반응에 의한 부식을 받지 않아 비어의 신뢰성을 향상시킬 수 있다.

Description

반도체 장치의 고신뢰성을 갖는 비어 형성방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 다층 배선 구조에서 상부의 금속 배선을 패터닝한 후 진행하는 후속 단계에서 플라즈마에 의해 비어 플러그(via plug)에 전하가 축적되어 전기화학적(electrochemical)으로 부식(corrosion)되는 것을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 소형화 및 경량화되는 추세에 따라 그 디자인-룰(design rule)이 감소하면서 배선에 의한 RC 지연이 동작 속도를 결정하는 중요한 요인으로 등장하고 있다. 이에 따라 다층 배선 구조가 실용화되고 있는데, 마이크로 프로세서와 같은 고집적회로 소자의 경우 요구되어지는 금속 배선층의 수가 기존의 2∼3층에서 4∼6층으로 증가되어 가고 있으며, 향후 더 높은 고집적회로 소자의 경우에는 그 이상의 배선층을 사용할 것으로 예상되어지고 있다. 이러한 다층 배선 구조를 갖는 반도체 장치에서는 금속 배선들을 연결해주는 비어의 특성이 더욱 중요시되고 있다. 더욱이, 금속 배선의 최소 선폭이 작아지면서 비어의 크기도 작아지게 되었고, 이에 따라 불량 발생의 억제와 더불어 낮은 콘택 저항의 확보가 중요한 문제로 떠오르고 있다.
비어를 통해 금속 배선과 금속 배선 간의 콘택을 형성하기 위해서 알루미늄 스퍼터링이 일반적으로 사용되어 왔으나, 비어의 종횡비(aspect ratio)가 증가함에 따라 보이드(void)가 발생하거나 단차 도포성(step coverage)이 불량하게 되어 금속 배선들 간의 쇼트나 힐록(hillock)을 유발시킨다. 따라서, 현재는 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 금속을 비어에 매립시키고 있으며, 높은 단차 도포성과 우수한 전자이동 저항(electromigration resistance; EM) 특성 및 낮은 비저항 값을 갖는 텅스텐(W)이 비어를 매립하는 재료로 널리 사용되고 있다.
일반적으로, 텅스텐은 CVD 방법으로 증착할 때 반응 가스의 종류에 따라 증착시의 반응기구가 달라지게 된다. 즉, WF6(tungsten hexafluoride)의 환원에 사용되어지는 가스가 실란(SiH4)인 경우와 수소(H2)인 경우로 크게 나뉘어지며, 그에 따라 증착되어지는 막의 특성이 다른 것으로 알려져 있다. SiH4환원에 의해 텅스텐이 증착되는 경우에는, 증착 조건, 특히 SiH4와 WF6등의 반응 가스간의 비에 따라 선택적 증착(selective deposition)이 가능하게 된다. 반면에, H2환원의 경우에는 현재까지 선택적 증착이 가능하다는 보고가 발표되고 있지 않다. 선택적 CVD-텅스텐 공정은 높은 콘택 저항과 선택성 저하(selectivity loss) 현상을 유발하는 것으로 알려져, 현재는 CVD-텅스텐을 블랭킷으로 증착한 후 화학 물리적 연마(chemical mechanical polishing; CMP) 공정을 이용하여 비어의 내부에 텅스텐 플러그를 형성하는 방법이 주로 사용되고 있다.
도 1은 종래 방법에 의한 반도체 장치의 비어 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 소정의 회로 패턴들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 알루미늄(Al)막 및 티타늄 나이트라이드(TiN)막을 차례로 스퍼터링하고 이를 사진식각 공정으로 패터닝함으로써, 하부 금속 배선(12) 및 제1 캡핑층(14)을 형성한다. 이어서, 상기 결과물의 상부에 산화막을 화학 기상 증착(CVD) 방법으로 증착하여 층간 절연막(intermetal dielectric film; IMD)(16)을 형성한 후, 사진식각 공정으로 상기 층간 절연막(16)을 식각하여 하부 금속 배선(12)을 노출시키는 비어(18)를 형성한다. 상기 결과물의 상부에 티타늄(Ti)이나 Ti/TiN을 화학 기상 증착(CVD) 방법으로 증착하여 장벽 금속층(barrier metal layer)(도시하지 않음)을 형성한 후, 그 상부에 텅스텐막을 화학 기상 증착(CVD) 방법에 의해 상기 비어(18)를 충분히 매립할 수 있을 정도의 두께로 증착한다. 이어서, 화학 물리적 연마(CMP) 방법에 의해 상기 층간 절연막(16)의 표면이 노출될 때까지 텅스텐막을 식각함으로써, 상기 비어(18)를 매립하는 텅스텐 플러그(20)를 형성한다. 상기 결과물의 상부에 티타늄막, 알루미늄막 및 티타늄 나이트라이드막을 차례로 스퍼터링한 후, 사진식각 공정으로 상기 막들을 패터닝함으로써 오믹층(22), 상부 금속 배선(24) 및 제2 캡핑층(26)을 형성한다.
반도체 장치의 디자인-룰이 점점 작아지면서 금속 배선의 선폭이 축소되고, 이에 따라 금속 배선들을 연결해주는 비어의 크기도 작아지게 된다. 그러나, 증착 조건의 매립 한계 및 콘택 저항의 증가 등에 의한 여러 가지 제한 조건에 의해 비어의 크기를 축소하는데는 한계가 있다. 따라서, 0.35μm 이하의 디자인-룰을 갖는 반도체 장치에서는 비어의 크기에 비해 금속 배선의 크기가 약간 크거나 거의 동일하기 때문에, 비어와 금속 배선 간의 오버랩 마진이 거의 없게 된다. 따라서, 포토레지스트막을 이용하여 상부 금속 배선을 패터닝할 때 사진 공정의 마진 한계로 인하여 비어에 대한 미스얼라인(도 1의 "a" 참조)이 발생하면, 비어를 매립하고 있는 비어 플러그의 표면이 일부 노출된다. 특히 비어 플러그를 텅스텐으로 형성할 경우, 상부 금속 배선의 패터닝후 포토레지스트막을 산소(O2) 플라즈마로 에싱(ashing)하면 플라즈마에 의해 텅스텐 플러그에 전하가 축적된다. 이와 같이 전하가 축적되어진 텅스텐 플러그가 후속하는 습식 스트립(strip) 공정에서 유기 스트리퍼(stripper)에 노출되면, 텅스텐 플러그가 전기화학적 반응을 일으켜 부식되는 문제가 발생한다.
도 2는 화학 용액의 페하 지수(pH)에 따른 텅스텐의 전기화학적 전위(electrochemical potential; 이하 "E(V)"라 한다) 값을 도시한 그래프이다.
도 2를 참조하면, E(V) 값이 0 이상인 영역(즉, E(V) ≥ 0)에서는 pH가 약 4 이하인 화학 용액으로 처리할 때 텅스텐막의 표면에 WO3막이 형성되어 부식에 대한 저항성을 갖게 되는 것으로 나타나 있다. 그러나, pH가 4 이상이 되는 화학 용액에 대해서는 텅스텐막의 부식 반응이 일어나게 된다. 일반적으로 널리 사용되고 있는 유기 스트리퍼들은 대부분 pH가 4 이상이기 때문에, 상부 금속 배선이 비어에 대해 미스얼라인될 경우 노출된 텅스텐 플러그가 후속하는 스트립 공정 중에 부식된다.
일반적으로, 텅스텐막이 부식되려면 전기화학적 반응이 강하게 이루어져야 하며 이를 위해 충분한 전하가 공급되어야 한다. 따라서, 텅스텐막의 부식은 충분한 전하가 공급되지 않으면 그 속도가 빠르지 않아 표면에 피팅(pitting)이 발생하는 정도로 끝날 수 있다. 그러나, 플라즈마를 사용하는 공정, 예를 들어 건식 식각 공정이나 에싱 공정을 거치게 되면 금속 배선을 포함한 웨이퍼 내에 양전하가 축적된다. 특히, 산소 플라즈마를 사용하는 에싱 공정시 양전하의 축적이 증가되는데, 금속 배선에 연결된 비어 플러그에도 양전하가 축적되게 되고 실리콘 기판에 대해 플로팅되어 있는 금속 배선의 경우에는 양전하의 축적이 더욱 심화된다. 이와 같이 비어 플러그를 포함하여 양극화된 금속 배선(polarized metal line)이 후속의 화학 용액 처리 공정, 예를 들어 스트립 공정을 거치게 되면, 노출된 비어 플러그, 즉 양극화된 텅스텐 플러그의 표면에서 강한 전기화학적 반응이 일어나 텅스텐 플러그의 부식이 증진되며, 심할 경우 비어의 하부에서 텅스텐 플러그가 모두 용해되어 콘택 불량이 발생하게 된다.
따라서, 본 발명의 목적은 다층 배선 구조에서 상부의 금속 배선을 패터닝한 후 진행하는 후속 단계에서 플라즈마에 의해 비어 플러그에 전하가 축적되어 전기화학적으로 부식되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 종래 방법에 의한 반도체 장치의 비어 형성방법을 설명하기 위한 단면도.
도 2는 화학 용액의 페하 지수에 따른 텅스텐의 전기화학적 전위값을 도시한 그래프.
도 3은 본 발명의 바람직한 실시예를 도시한 플로우 차트.
도 4 내지 도 6은 상기 실시예에 의한 반도체 장치의 비어 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
102 : 하부 금속 배선 104 : 제1 캡핑층
106 : 층간 절연막 108 : 비어
110 : 비어 플러그 112 : 오믹층
114 : 상부 금속 배선 116 : 제2 캡핑층
상기 목적을 달성하기 위하여 본 발명은, 상부 금속 배선과 하부 금속 배선을 비어로 연결하는 반도체 장치의 제조 방법에 있어서, 상기 상부 금속 배선을 패터닝한 후, 상기 비어를 매립하고 있는 금속 플러그의 표면에 전하가 축적되는 것을 방지하기 위하여 무플라즈마 오존(plasmaless O3) 에싱을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 무플라즈마 오존 에싱은 300∼400℃의 온도에서 실시한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 하부 금속 배선을 형성하는 단계; 상기 결과물의 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 하부 금속 배선을 노출시키는 비어를 형성하고, 상기 비어를 금속 플러그로 매립시키는 단계; 상기 결과물의 상부에 상부 금속 배선을 형성하는 단계; 상기 결과물의 상부에 포토레지스트막 패턴을 형성하고, 상기 포토레지스트막 패턴을 이용하여 상기 상부 금속 배선을 패터닝하는 단계; 및 상기 포토레지스트막 패턴을 무플라즈마 오존으로 에싱하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 금속 플러그는 화학기상증착(CVD)-텅스텐으로 형성한다.
바람직하게는, 상기 포토레지스트막 패턴을 무플라즈마 오존으로 에싱하는 단계 후, 상기 포토레지스트막 패턴을 화학 용액으로 스트립한다.
바람직하게는, 상기 무플라즈마 오존 에싱은 300∼400℃의 온도에서 실시한다.
상술한 바와 같이 본 발명에 의하면, 포토레지스트막 패턴을 이용하여 상부 금속 배선을 패터닝한 후 무플라즈마 오존 에싱을 실시함으로써, 상기 상부 금속 배선에 대해 미스얼라인되어 노출된 비어를 매립하고 있는 비어 플러그의 표면을 산화시킴과 동시에 양전하를 흡수한다. 따라서, 노출된 비어 플러그가 전기화학적 반응에 의한 부식을 받지 않으므로 비어의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 바람직한 실시예를 도시한 플로우 차트이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 의하면 상부 금속 배선을 패터닝한 후, 상기 패터닝 공정시 식각 마스크로 사용되었던 포토레지스트막 패턴을 무플라즈마 오존으로 에싱하여 상부 금속 배선에 대해 미스얼라인되어 노출된 비어를 매립하고 있는 비어 플러그, 예컨대 텅스텐 플러그의 표면을 산화시킨다. 이어서, 화학 용액을 이용한 스트립 및 세정 공정을 실시한다.
일반적으로, 오존(O3)은 강력한 산화 능력을 가지며, 그 자체가 불안정한 분자이므로 곧 분해가 되어 웨이퍼의 표면에 존재하는 전하를 소모시키는 반응을 일으킨다. 따라서, 상기 스트립 공정에 사용되는 화학 용액은 그 pH가 4 이상이지만, 오존 에싱에 의해 노출된 텅스텐 플러그의 표면이 산화되었으므로 부식에 대한 저항성을 갖게 된다. 또한, 상기 오존 에싱은 플라즈마를 사용하지 않고 실시하므로 금속 배선 및 노출된 텅스텐 플러그의 내부에 양전하가 축적되지 않는다. 따라서, 후속하는 스트립 공정시 노출된 비어의 텅스텐 플러그가 전기화학적 반응에 의한 부식을 받지 않는다.
도 4 내지 도 6은 상술한 본 발명의 바람직한 실시예에 의한 반도체 장치의 비어 형성방법을 설명하기 위한 단면도들이다.
도 4는 비어(108)를 형성하는 단계를 도시한다. 소정의 회로 패턴들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 절연층(도시하지 않음)을 형성한 후, 그 상부에 금속, 예컨대 알루미늄을 약 6000Å의 두께로 스퍼터링하여 하부 금속 배선(102)을 형성한다. 이어서, 상기 하부 금속 배선(102)의 상부에 티타늄 나이트라이드(TiN)를 약 250Å의 두께로 스퍼터링하여 제1 캡핑층(104)을 형성한다. 이때, 상기 제1 캡핑층(104)은 티타늄(Ti)을 약 100Å의 두께로 스퍼터링하고 그 상부에 TiN을 약 400Å의 두께로 스퍼터링하여 형성할 수도 있다.
이어서, 사진식각 공정으로 상기 제1 캡핑층(104) 및 하부 금속 배선(102)을 패터닝한 후, 결과물의 상부에 절연 물질, 예컨대 산화물을 화학 기상 증착(CVD) 방법에 의해 약 10000∼15000Å의 두께로 증착하여 층간 절연막(106)을 형성한다. 사진식각 공정으로 상기 층간 절연막(106) 및 제1 캡핑층(104)을 식각하여 상기 하부 금속 배선(102)의 표면 일부를 노출시키는 비어(108)를 형성한 후, 결과물의 상부에 티타늄(Ti)이나 Ti/TiN을 화학 기상 증착(CVD) 방법에 의해 약 800Å의 두께로 증착하여 장벽 금속층(도시하지 않음)을 형성한다. 일반적으로, 비어 플러그를 형성하기 위해 텅스텐을 화학 기상 증착(CVD) 방법으로 증착할 때에는 반응 가스인 WF6의 반응성이 매우 좋기 때문에 경우에 따라 알루미늄(Al)이나 실리콘(Si)과 같은 하지층 재료와 쉽게 반응하여 원하지 않는 반응 생성물을 형성시킴으로써 콘택 저항의 증가나 불량을 야기시키기도 한다. 따라서, 이를 방지하기 위하여 장벽 금속층을 형성한 후 텅스텐을 증착하여 WF6가스에 하지층을 직접 노출시키지 않도록 하는 방법이 널리 사용되고 있다. 또한, 상기 장벽 금속층은 텅스텐 플러그와 알루미늄 배선과의 접착력을 증진시키는 역할을 한다. 이러한 장벽 금속층을 스퍼터 방식에 의해 증착하면 막 자체가 다소 성긴 조직을 갖기 때문에 입자간의 경계를 따라 WF6가스가 확산하여 하지층의 실리콘 또는 알루미늄과 반응하여 원하지 않는 반응 생성물을 형성할 수 있다. 따라서, 상기 장벽 금속층은 화학 기상 증착(CVD) 방법에 의해 증착하는 것이 바람직하다.
상기와 같이 장벽 금속층을 형성한 후, 결과물의 상부에 금속, 예컨대 텅스텐을 화학 기상 증착(CVD) 방법에 의해 상기 비어(108)를 충분히 매립시킬 수 있을 정도의 두께로 증착한다. 이어서, 화학 물리적 연마(CMP) 방법에 의해 상기 층간 절연막(106)의 표면이 노출될 때까지 텅스텐막을 식각함으로써 비어(108)의 내부에 비어 플러그(110)를 형성한다.
도 5는 상부 금속 배선(114)을 형성하는 단계를 도시한다. 상기와 같이 비어 플러그(110)를 형성한 후, 결과물의 상부에 티타늄을 약 150Å의 두께로 스퍼터링하여 오믹층(112)을 형성한다. 계속해서, 상기 오믹층(112)의 상부에 금속, 예컨대 알루미늄을 약 6000Å의 두께로 스퍼터링하여 상부 금속 배선(114)을 형성한다. 이어서, 상기 상부 금속 배선(114)의 상부에 티타늄 나이트라이드(TiN)를 약 250Å의 두께로 스퍼터링하여 제2 캡핑층(116)을 형성한다. 이때, 상기 제2 캡핑층(116)은 티타늄(Ti)을 약 100Å의 두께로 스퍼터링하고 그 상부에 티타늄 나이트라이드(TiN)를 약 400Å의 두께로 스퍼터링하여 형성할 수도 있다.
이어서, 사진 공정을 통해 상기 제2 캡핑층(116)의 상부에 포토레지스트막을 도포하고 이를 노광 및 현상하여 상부 금속 배선 영역을 정의하는 포토레지스트막 패턴(118)을 형성한다.
도 6은 무플라즈마 오존 에싱을 실시하는 단계를 도시한다. 상기 포토레지스트막 패턴(118)을 식각 마스크로 사용하여 그 하부의 제2 캡핑층(116), 상부 금속 배선(114) 및 오믹층(112)을 건식 식각한다. 이어서, 상기 포토레지스트막 패턴(118)에 대해 무플라즈마 오존 에싱을 실시하여 상기 상부 금속 배선(114)과 미스얼라인되어 노출된 비어(108)를 매립하고 있는 텅스텐 플러그(110)의 표면을 산화시킨다. 바람직하게는, 상기 무플라즈마 오존 에싱은 오존(O3) 가스의 유속이 10000±5000 sccm(standard cubic centimeter perminute)이고 질소(N2) 가스의 유속이 500±200 sccm이며, 온도가 350±50℃인 조건 하에서 실시한다.
이어서, 소정의 화학 용액을 이용하여 상기 포토레지스트막 패턴(118)을 스트립한 후, 세정 공정을 실시한다.
상술한 바와 같이 본 발명에 의하면, 포토레지스트막 패턴을 이용하여 상부 금속 배선을 패터닝한 후 무플라즈마 오존 에싱을 실시함으로써, 상기 상부 금속 배선에 대해 미스얼라인되어 노출된 비어를 매립하고 있는 비어 플러그의 표면을 산화시킴과 동시에 양전하를 흡수한다. 따라서, 노출된 비어 플러그가 전기화학적 반응에 의한 부식을 받지 않으므로 비어의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 상부 금속 배선과 하부 금속 배선을 비어로 연결하는 반도체 장치의 제조 방법에 있어서,
    상기 상부 금속 배선을 패터닝한 후, 상기 비어를 매립하고 있는 금속 플러그의 표면에 전하가 축적되는 것을 방지하기 위하여 무플라즈마 오존(plasmaless O3) 에싱을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 무플라즈마 오존 에싱은 300∼400℃의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판의 상부에 하부 금속 배선을 형성하는 단계;
    상기 결과물의 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 하부 금속 배선을 노출시키는 비어를 형성하고, 상기 비어를 금속 플러그로 매립시키는 단계;
    상기 결과물의 상부에 상부 금속 배선을 형성하는 단계;
    상기 결과물의 상부에 포토레지스트막 패턴을 형성하고, 상기 포토레지스트막 패턴을 이용하여 상기 상부 금속 배선을 패터닝하는 단계; 및
    상기 포토레지스트막 패턴을 무플라즈마 오존으로 에싱하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 금속 플러그는 화학기상증착(CVD)-텅스텐으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서, 상기 포토레지스트막 패턴을 무플라즈마 오존으로 에싱하는 단계 후, 상기 포토레지스트막 패턴을 화학 용액으로 스트립하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 무플라즈마 오존 에싱은 300∼400℃의 온도에서 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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