KR100258438B1

KR100258438B1 - Manufacturing method of bipolar transistor

Info

Publication number: KR100258438B1
Application number: KR1019930007498A
Authority: KR
Inventors: 김종환
Original assignee: 김덕중; 페어차일드코리아반도체주식회사
Priority date: 1993-04-30
Filing date: 1993-04-30
Publication date: 2000-06-01
Anticipated expiration: 2013-04-30

Abstract

PURPOSE: A manufacturing method of a bipolar transistor is provided to prevent element failure and regulate base concentration temperature profile by ameliorating hot carrier effect and regulating the thickness of spacer oxide layer. CONSTITUTION: A collector layer is formed on an element separated conduction type 1 semiconductor layer(1). A semiconductor layer(2) containing conduction type 2 impurities is formed on the collector layer, and a thermal oxide layer(5) is formed on the semiconductor layer(2). A window is formed during the thermal oxide layer(5) formation by diffusion of intrinsic base layer. While forming an insulation spacer on the side wall of the window, the intrinsic base layer is over-etched. The formed conduction type 1 polysilicon layer diffuses into emitter layer.

Description

Bipolar Transistor Manufacturing Method

제1a∼제1e도는 종래에 따른 트랜지스터 제조 공정도,1A to 1E are transistor manufacturing process diagrams according to the prior art,

제2a∼제1e도는 본 발명에 따른 트랜지스터 제조 공정도,2A to 1E are transistor manufacturing process diagrams according to the present invention;

제3도 및 제4도는 제2e도의 원형부분의 확대도,3 and 4 are enlarged views of the circular portion of FIG. 2e,

제5도는 접합깊이에 따른 불순물 농도를 보이 그래프,5 is a graph showing the impurity concentration according to the junction depth,

제6도는 본 발명실시예 따른 불순물 농도를 보인 그래프이다.6 is a graph showing the impurity concentration according to the embodiment of the present invention.

본 발명은 바이폴라 트랜지스터 제조 방법에 관한 것으로, 특히 자기 정렬방식으로 형성되는 바이폴라 트랜지스터 제조 방법에 관한 것이다.The present invention relates to a bipolar transistor manufacturing method, and more particularly, to a bipolar transistor manufacturing method formed by a self-aligning method.

직접회로 내의 바이폴라 트랜지스터는 소자 분리된 활성영역 내에 형성된다. 반도체 영역을 분리하는 분리영역은 면적을 차지하여 실리콘 유효실적을 감소시키고 기생용량과 저항을 생성하므로 이러한 요소를 해결하는 가장 효과적인 공정으로 자기 정렬에 의한 트랜지스터 제조 방법이다.Bipolar transistors in integrated circuits are formed in separate active regions of the device. The isolation region that separates the semiconductor region occupies an area to reduce the effective silicon performance and generates parasitic capacitance and resistance. Thus, the transistor is manufactured by self-alignment as the most effective process for solving such factors.

자기 정렬 방법은 베이스에 자기 정렬되는 에미터를 형성함에 있어 이중 폴리실리콘 공정을 포함하여 이에 대한 구체적인 예를 제1a∼e도에 고정순수도로 보였다.The self-alignment method includes a double polysilicon process in forming the self-aligned emitter in the base, and specific examples thereof are shown in fixed purity in FIGS.

제1a도와 같이 반도체 기판위에는 n⁺매립층(1)과 에피택셜 성장 기법에 의한 n^-층(2)이 형성되고, 이것은 트랜지스터의 콜렉터 영역이 된다. 이어서 영역분리를 위해서 LOCOS 산화 분리막(3)을 형성하여 소자간 분리 그리고 반도체 영역간 분리를 형성하고 이어서 기판 전면에 걸쳐 고농도 p⁺⁺다결정 실리콘층(4)을 증착시킨다. 고농도 불순물의 함유는 B 이온 주입을 하여 행하고 이어서 CVD에 의한 산화막(5)을 형성시킨다.As shown in FIG. 1A, an n ⁺ buried layer 1 and an n ⁻ layer 2 by an epitaxial growth technique are formed on a semiconductor substrate, which becomes a collector region of a transistor. A LOCOS oxide separator 3 is then formed for region separation to form inter-device and semiconductor region separation, and then a high concentration p ⁺⁺ polycrystalline silicon layer 4 is deposited over the entire substrate. Inclusion of high concentration impurity is performed by B ion implantation, and the oxide film 5 is formed by CVD.

제1b도와 같이 에미터 마스크에 의한 윈도우를 형성한다. 개구된 곳의 드러나 부위는 n^-층(2)의 표면의 일부 영역이 되고 이상태에서 보론이온을 주입하여 p^-영역(6)을 n^-층(2) 표면근처에서 형성시킨다.As shown in FIG. 1B, a window formed by the emitter mask is formed. The exposed part of the opening becomes a partial region of the surface of the n ⁻ layer 2 and in this state, boron ions are implanted to form the p ⁻ region 6 near the surface of the n ⁻ layer 2.

n^-층 표면근처에서 형성된 저농도 p^-층은 내인서(intrinsic) 베이스 영역(6)이 된다.The low concentration p ⁻ layer formed near the n ⁻ layer surface becomes an intrinsic base region 6.

다음에 제1c도와 같이, 열산화막의 성장에 의한 산화막(7)을 형성한다.Next, as shown in FIG. 1C, the oxide film 7 is formed by growing the thermal oxide film.

이때 외인성(extrinsic) 베이스 영역(6')이 형성된다. 그리고 반응성 이온식각(RIE : Reactiv Ion Etching) 방법으로 산화막을 반도체 영역이 드러나도록 식각하게 되면 수직 벽에는 측벽 산화막(8)이 형성된다.At this time, an extrinsic base region 6 'is formed. When the oxide film is etched to expose the semiconductor region by a reactive ion etching (RIE) method, a sidewall oxide film 8 is formed on the vertical wall.

다음에 제1d도와 같이 기판 전면에 걸쳐 다결정 실리콘층을 증착시켜 As 이온을 주입하므로서 n⁺⁺층을 형성케 한 후 패너팅하고 열처리로써 에미터 콘택(10) 및 에미터 영역(9)이 형성되도록 한다.Next, as shown in FIG. 1D, a polycrystalline silicon layer is deposited over the entire surface of the substrate to inject As ions, thereby forming an n ⁺⁺ layer, and then panning and forming an emitter contact 10 and an emitter region 9 by heat treatment. Be sure to

이러한 자기정렬 방식의 바이폴라 트랜지스터 제조 수순으로부터 나타나는 문제는 다음과 같다.Problems resulting from the self-aligned bipolar transistor manufacturing procedure are as follows.

제1b도의 단계에서 이온 주입을 행하여 내인성 베이스 영역을 형성하므로 이온 주입에 따른 방식의 손상이 동반된다. 그리고 에미터 영역(9)과 외인성 베이스 영역(6')와의 접촉에 있어서 n⁺⁺층과 p⁺층의 접촉이라는 결과가되어 역방향 바이어스에서 핫캐리어(hot carriers)의 발생으로 h_FE가 변동되는 전기적 특성의 변동을 유발시키는 문제가 있다.Since the endogenous base region is formed by ion implantation in the step of FIG. 1b, the damage caused by the ion implantation is accompanied. In addition, the contact between the emitter region 9 and the exogenous base region 6 'results in a contact between the n ⁺⁺ layer and the p ⁺ layer, and the h _FE fluctuates due to the occurrence of hot carriers in the reverse bias. There is a problem that causes variations in electrical characteristics.

따라서 본 발명의 목적은 이러한 문제를 해결하는 공정수순을 제공하는 것으로 내인성 베이스 이온 주입 공정을 행하지 않고, 또한 외인성 베이스 영역과 에미터 영역과 접촉에 있어 p⁺⁺/p⁺/p^-순으로 농도 프로파일을 갖게 하는 보다 개선된 트랜지스터가 형성되도록 하는 제조공정을 제공하는 것이다.Accordingly, an object of the present invention is to provide a process procedure that solves this problem, and does not perform an endogenous base ion implantation process, and also has a concentration in the order of p ⁺⁺ / p ⁺ / p ^-in contact with the exogenous base region and the emitter region. It is to provide a fabrication process that allows for the formation of more advanced transistors with profiles.

상기 설명한 본 발명 목적을 달성하는 공정은 소자분리된 제1도전형의 반도체층 형성에 의한 콜렉터층 상에 제2도전형의 불순물이 포함된 반도체층과 그 위에 열산화층을 형성하는 단계, 상기 열산화층 형성시 내인성 베이스층이 확산에 의해 형성된 후 에미터를 위한 윈도우를 형성하는 단계, 상기 윈도우 측벽에 절연 스페이서 형성과 동시에 내인성 베이스 층을 과도에칭하는 단계, 제1도전형의 폴리실리콘층의 형성과 확산에 의해 에미터층을 형성하는 단계로 이루어져 고농도 에미터층과 접하는 상기 베이스층은 저농도층으로 형성됨을 특징으로 한다.The above-described process of achieving the object of the present invention comprises the steps of forming a semiconductor layer containing impurities of the second conductive type and a thermal oxidation layer thereon on the collector layer formed by the isolation of the first conductive type semiconductor layer. Forming a window for the emitter after the endogenous base layer is formed by diffusion in forming an oxide layer, overetching the endogenous base layer simultaneously with forming an insulating spacer on the sidewall of the window, and forming a polysilicon layer of a first conductivity type Forming an emitter layer by overdiffusion is characterized in that the base layer in contact with the high concentration emitter layer is formed of a low concentration layer.

다음에 본 발명에 대해 보다 상세히 설명한다.Next, the present invention will be described in more detail.

바이폴라 트랜지스터는 콜렉터, 베이스, 에미터를 가지며 콜렉터와 에미터가 제1도 전형 반도체층일때 그 사이에 매우 얇게 제2도전형의 반도체층이 개재되어 베이스를 이룬다. 제2a도는 먼저 결정방향 (100)의 p형 반도체 기판(S) 위에 제1도전형 즉 n형의 반도체층을 n⁺매립층(10)과 그 위체 에피택셜 성장기법에 의한 n^-층(11)을 형성시켜 콜렉터층을 형성한다.The bipolar transistor has a collector, a base, and an emitter, and when the collector and the emitter are the first conductive semiconductor layer, the bipolar transistor is interposed very thinly and forms a base between the second conductive semiconductor layer. FIG. 2A illustrates a first conductive type, that is, an n-type semiconductor layer, on the p-type semiconductor substrate S in the crystal direction 100, the n ⁻ buried layer 10 and the n ⁻ layer 11 by the epitaxial epitaxial growth technique thereof. To form a collector layer.

n⁺매립층(10)은 A_s이온을 10∼5×10¹⁵atoms/㎠, 50∼80 keV 조건으로 이온 주입하여 형성한다. 그리고 n^-층은 0.5∼3㎛ 두께, 비저항이 0.3∼1.0ohn.cm인 층으로 형성된다.The n ⁺ buried layer 10 is formed by ion implantation of A _s ions under 10 to 5 × 10 ¹⁵ atoms / cm 2 and 50 to 80 keV conditions. The n ⁻ layer is formed into a layer having a thickness of 0.5 to 3 μm and a resistivity of 0.3 to 1.0 ohn.cm.

콜렉터의 콘택 부위는 도면에서 반도체 영역 절연 분리층(12A)으로 부터 분리되고 상기 n형 반도체와 연결된 곳에 위치한다.The contact portion of the collector is located in the figure separated from the semiconductor region insulating isolation layer 12A and connected to the n-type semiconductor.

n^-층(11)의 형성후 이러한 반도체 영역의 절연 분리층(12A)과 함께, 소자간 분리층(12B)으로서 마찬가지의 기능을 갖는 분리 절연층이 LOCOS 또는 트렌치분리 등의 방법으로 형성된다.After formation of the n ⁻ layer 11, together with the insulating isolation layer 12A in this semiconductor region, a separation insulation layer having the same function as the inter-element isolation layer 12B is formed by a method such as LOCOS or trench isolation.

이어서 기판 전면에 걸쳐 다결정 실리콘 층을 증착시킨 후에 보론(B)이온을 주입시켜 p⁺폴리 -Si층(13)을 형성한다. 형성조건은 본예에서 10¹⁵∼5×10¹⁵atoms/㎠, 30∼50 KeV로 하였는데 인시튜(in-situ) B 불순물 주입 폴리-Si층 형성으로도 층을 형성할 수 있다.Subsequently, after depositing a polycrystalline silicon layer over the entire surface of the substrate, boron (B) ions are implanted to form a p ⁺ poly -Si layer 13. Formation conditions were set to 10 ^{15 to} 5 x 10 ¹⁵ atoms / cm 2 and 30 to 50 KeV in this example, but a layer can be formed even by forming an in-situ B impurity-injected poly-Si layer.

이러서 열산화 기법에 의한 산화층(140을 형성하는데 900∼1000℃, 30∼60분간의 열처리로서 n^-층(11) 표면 근처에서 얇은 p^-층(15)이 p⁺폴리-Si층(13)의 불순물 확산에 의해 형성되도록 하여 내인성 베이스 영역을 형성하도록 한다. 이것은 종래기술인 제1b도의 단면과 비교되는 것으로 이온주입공정을 수반하지 않는다.Thus, an oxide layer 140 was formed by thermal oxidation, and a thin p ⁻ layer 15 near the surface of the n ⁻ layer 11 was heated at 900 to 1000 ° C. for 30 to 60 minutes to form a p ⁺ poly-Si layer 13. The endogenous base region is formed by diffusion of impurities, which is compared with the cross section of FIG. 1b of the prior art and does not involve an ion implantation process.

다음에 제2b도와 같이 에미터 마스크를 사용하여 에미터 영역을 형성한다. 윈도우는 n^-층(11)의 표면이 드러난 바닥을 가지며 윈도우의 측벼에서는 p⁺폴리-Si층(13)과 산화막(14)이 노출된다.Next, an emitter region is formed using an emitter mask as shown in FIG. 2B. The window has a bottom where the surface of the n ⁻ layer 11 is exposed and at the side of the window the p ⁺ poly-Si layer 13 and the oxide film 14 are exposed.

그리고 에미터와 베이스 폴리간을 적정거리로 격리시키기 위해서 즉, 윈도우 또는 개구부의 측벽상에 측벽 스페이서를 형성하도록 제2c도와 같이 열산화막(16)을 형성한다. 따라서 폴리-Si층(13)과 n-층(11)의 Si를 소모하면서 산화막이 형성된다. 특히 고농도 폴리-Si가 있는 측벽에서는 산화층이 두껍게 성장된다. 그리고 이와 아울러 CVD에 의한 산화막을 형성시킬 수도 있다. 여기서 외인성 베이스(15')이 제2c도와 같이 열처리에 의한 확산으로 형성된다.A thermal oxide film 16 is formed as shown in FIG. 2C to insulate the emitter and the base poly at an appropriate distance, that is, to form sidewall spacers on sidewalls of the window or opening. Therefore, an oxide film is formed while consuming Si of the poly-Si layer 13 and the n-layer 11. Especially on the sidewalls with high concentration of poly-Si, an oxide layer is grown thick. In addition, an oxide film by CVD can also be formed. The exogenous base 15 'is formed by diffusion by heat treatment as shown in FIG. 2C.

제2c도의 산화막 형성후 이 상태에서 RIE 건식식각을 행하면 제2d도와 같이 측벽스페이서(17)가 형성되고 스페이서로 정의된 n^-층 표면이 노출된다.When the RIE dry etching is performed in this state after the formation of the oxide film of FIG. 2C, a sidewall spacer 17 is formed as shown in FIG. 2D, and the n ⁻ layer surface defined by the spacer is exposed.

이때 RIE 식각시 과도에치(overetch)를 실시하면 제3도와 같이 n^-층(11)의 표면이 식각된 것과 된다. 과도에지없이 n^-층 표면을 에칭종점으로 하면 제4도와 같이 된다. 여기서 과도에치시에 에미터 영역에 손사이 있어 심한 경우에는 개방된 영역에 산화막을 1000∼1500Å 두께 정도로 적당하게 성장시킨 후 습식에칭으로 제거한다. 그 이유는 산화막 성장시 55:45 백분율 비율로 상하로 성장하기 때문이다.In this case, when the overetch is performed during the RIE etching, the surface of the n ⁻ layer 11 is etched as shown in FIG. 3. If the n ⁻ layer surface is the etching end point without excessive transition, it is as shown in FIG. Here, in the case of over-etching, there is a hand in the emitter region, and in severe cases, the oxide film is appropriately grown in the open region to a thickness of 1000-1500 Å and removed by wet etching. This is because the oxide film grows up and down at a 55:45 percentage ratio.

다음에 개구부에 대해 n⁺⁺폴리-Si층(19)를 패터닝해서 형성시킨 후 확산을 시키면 제2e도와 같이 에미터 영역(20)이 형성된다. n⁺⁺폴리-Si층(19)의 형서은 As 이온 주입으로 가능하고 에미터 확산 공정은 RTP 공정으로 1000∼1050℃, 5∼30분으로 하여 형성될 수 있다. 이때 제2e도의 원형 표시에 대한 확대된 도면인 제3도와 같이 스페이서 밑의 영역은 p, p⁺영역(21)이 되고 에미터 확산 p⁺폴리-Si층(13)밑의 외인성 베이스층은 p⁺층이 되어 p⁺>p>p^-의 불순물 농도 분포를 갖게 된다.Next, the n ⁺⁺ poly-Si layer 19 is formed by patterning the opening, and then diffused to form the emitter region 20 as shown in FIG. 2E. The form of the n ⁺⁺ poly-Si layer 19 can be formed by As ion implantation, and the emitter diffusion process can be formed at 1000 to 1050 캜 for 5 to 30 minutes by the RTP process. At this time, as shown in an enlarged view of the circular display of FIG. 2e, as shown in FIG. 3, the region under the spacer becomes p, p ⁺ region 21, and the exogenous base layer under emitter diffusion p ⁺ poly-Si layer 13 is p. ⁺ p ⁺ layer is a>p> p ^- will have an impurity concentration distribution.

제5도의 그래프는 불순물 농도를 수직 방향 깊이에 따라 본 것으로 과도에 칭된 영역은 확산시 농도가 p^-층 되고 스페이서(17)밑의 농도는 p층이 된다.In the graph of FIG. 5, the impurity concentration is viewed along the vertical depth, and the region referred to as the excess becomes p ⁻ layer at the time of diffusion and the p layer is below the spacer 17.

본예에서 에미터 층은 500∼2000Å 정도의 깊이, p^-베이스층은 1000∼4000Å, p베이스 층은 2000∼6000Å, p⁺베이스층은 3000∼8000Å 깊이로 형성되며 참고로 제6도는 제5도와 유사하게 에미터, 베이스, 콜레터의 불순물 농도 분포를 접합 깊이에 대하여 나타낸다.An emitter layer in this example is a depth of approximately 500~2000Å, p ^- base layer 1000~4000Å, p base layer 2000~6000Å, p ⁺ base layer is formed of a depth 3000~8000Å sixth turning fifth help by reference Similarly, the impurity concentration distributions of the emitter, base, and collet are shown for the junction depth.

종래의 기술에서는 소자 미세화 및 고집적화에 따라 내인성 베이스(p^-)와 외인성 베이스(p⁺)간의 근접화로 인해 n⁺⁺에미터와 p⁺외이니성 베이스 간에 핫 캐리어 효과로 인한 h_FE감소 변동이라는 소자특성의 변동으로 소자 오동작을 발생시켰으나 본 발명에서는 에미터 오버에칭으로 베이스 구조을 p⁺>p>p^-로 하여 핫 캐리어 효과를 원화시켰으며 또한 스페이서 산화막(17)의 두께를 조절해서 베이스 농도 프로파일 조절이 본 발명에서 가능하다. 즉 제4도에서 보듯이 과도에치의 정도에 따라 p^-농도 조절이 가능한 것이다.In the prior art, due to device miniaturization and high integration, due to the proximity between the endogenous base (p ⁻ ) and the exogenous base (p ⁺ ), there is a change in h _FE reduction due to the hot carrier effect between the n ⁺⁺ emitter and the p ⁺ exogenous base. Device malfunction occurred due to variation of device characteristics, but in the present invention, the base structure is p ⁺ >p> p ⁻ due to emitter overetching to originalize the hot carrier effect and also adjust the thickness of the spacer oxide film 17 to adjust the base concentration profile. Adjustment is possible in the present invention. That is, as shown in FIG. 4, p ^- concentration can be adjusted according to the degree of transient etching.

더우기 p⁺>p>p^-농도로 베이스를 형성하므로 내인성 베이스의 저항이 줄어들므로 f_T를 증가시키는 효과를 낳는다.Furthermore, since the base is formed at a concentration of p ⁺ >p> p ^−, the resistance of the endogenous base is reduced, resulting in an increase in f _T.

Claims

Forming a semiconductor layer containing impurities of the second conductive type and a thermal oxidation layer thereon on the collector layer by the formation of the sound-separated first conductive semiconductor layer, wherein the endogenous base layer is formed by diffusion Forming a window for forming an emitter, overetching the endogenous base layer simultaneously with forming an insulating spacer on the sidewall of the window, and forming an emitter layer by forming and diffusing a polysilicon layer of a first conductivity type And the base layer in contact with the high concentration emitter layer is formed of a low concentration layer.

The method of claim 1, wherein the formation of the insulating space is overetched by removing an oxide layer formed in a depth direction to the endogenous base layer by a thermal oxidation process.

The method of claim 1, wherein the insulating spacer is formed by overetching by dry etching (RIE).

4. The method of claim 3, further comprising an oxide film formation and a wet etching process of an overetched portion to compensate for film damage after the RIE process.

The method of claim 1, wherein the collector layer is a buried layer on a substrate and a semiconductor layer epitaxially grown thereon.