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KR100253565B1 - 동기식 기억소자의 양방향 데이타 입출력 회로 및 그 제어방법 - Google Patents

동기식 기억소자의 양방향 데이타 입출력 회로 및 그 제어방법 Download PDF

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KR100253565B1
KR100253565B1 KR1019970015595A KR19970015595A KR100253565B1 KR 100253565 B1 KR100253565 B1 KR 100253565B1 KR 1019970015595 A KR1019970015595 A KR 1019970015595A KR 19970015595 A KR19970015595 A KR 19970015595A KR 100253565 B1 KR100253565 B1 KR 100253565B1
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Abstract

본 발명은 동기식 기억소자(synchronous DRAM)에서 입출력을 위한 데이터 라인에서 데이터 독출 후 기록시에 발생하는 데이터 혼동문제를 해결하기 위한 것이다. 본 발명에 따른 데이터 라인은 입출력이 동일라인에서 이루어지는 양방향버스나, 고전위 데이터와 저전위 데이터가 독립된 전용 라인을 통해 입출력되는 구성의 데이터 라인에 적용된다. 본 발명은 기록 데이터를 기억소자 내부로 입력하는 내부버퍼의 구성이 독출 동작에 시간적으로 연속하여 기록 동작이 이루어질때, 독출시에 발생한 데이터 신호를 기억하는 메모리를 포함하고; 두개의 데이터 라인 모두가 활성 상태가 된 경우에는 독출 동작시 발생한 데이터 신호의 반대신호가 기록 데이터로 선택하도록 하는 장치를 포함하는 것을 특징으로 한다.

Description

동기식 기억소자의 양방향 데이터 입출력 회로 및 그 제어방법
본 발명은 동기식 기억 소자의 양방향 데이터 입출력 회로 및 그 제어방법에 관한 것으로, 특히 독출 데이터와 기록데이터를 동일 데이터 라인으로 전달하는 경우 리드(Read) 동작시 중간에 라이트(Write) 명령을 수행할때 이 시퀸스 제어(Sequence control)가 빠르게 수행되도록 구현한 동기식 기억소자의 양방향 데이터 입출력 회로 및 그 제어방법에 관한 것이다.
종래의 동기식 기역소자의 양방향 데이터 입출력 회로는 데이타 경로(data path)와 관련된 데이타버스센스앰프(data bus Sense Amp) 및 라이트 데이타 드라이버(Write data driver)와 데이타 입출력 동작과 관련된 데이타 입력 버퍼 및 데이타 출력 버퍼를 포함하고 있다. 이들 회로들, 즉 블럭(Block)데이타 관련회로와 글로벌(global)데이타 관련회로 사이에 데이타 신호를 전달하는 배선을 데이타 버스 라인이라고 하는데, 이 테이터 라인의 설계에 선행되는 결정사항에는 : 첫째로, 입출력 데이터 라인을 구분하여 배선할 것인지, 공통 라인(양방향 버스)으로 사용할 것인지, 둘째로, 위 각각의 경우에 하나의 데이터 라인을 통해 고전위 데이터와 저전위 데이터를 모두 전달하도록 할 것인지(single ended data bus), 또는 하나의 데이터를 전달하는 데이터 라인을 두개의 라인으로 구성하고, 하나는 고전위 신호만 전달하도록 하고, 다른 하나는 저전위 데이터만을 전달하도록 할 것인지(double ended data bus)의 문제가 있다.
상기 두번째 문제에 관하여 좀 더 상세히 설명하면 일반적으로 디지탈 데이터는 고전위와 저전위의 2진데이터가 되는데 이를 한개의 라인을 통해 동시에 전달, 즉 한개의 구동라인에 고전위와 저전위를 동시에 전달시킬 것인지, 아니면 고전위 전용라인과 저전위 전용라인을 두고, 이 두라인을 최초 고전위(또는 저전위)로 초기화시키고 고전위를 전달할때는 고전위 전용라인을 저전위(또는 고전위)가 되게 하고, 저전위를 전달할때는 저전위 전용라인을 저전위(또는 고전위)가 되게 하는 것이다. 그러나 두번째 방식은 고속 동작시에 유리하나 데이터 라인을 배선하는데 많은 면적이 필요로 하는 문제점이 있었다.
그러면, 종래기술의 문제점을 첨부도면을 참조하여 상세히 설명하기로 한다.
도1은 종래 방식에 따른 데이타 경로를 나타낸 동기식 기억소자의 양방향 데이터 입출력 회로의 블럭구성도를 도시한 것이다. 도면에서 기억소자로부터 출력되는 블럭 독출 데이터는 데이터버스 센스 앰프(data bus sense amp, 102)를 통해 입출력 데이터 버스 라인(101)를 구동하게 되고 이는 전역 독출 데이터 수신부인 데이터 출력 버퍼(103)를 통해 기억소자 외부로 출력된다. 또한 기억소자 외부에서 기억소자로 기록되는 데이터는 전역적 기록 데이터 구동부인 데이터입력 버퍼(105)를 통해 입출력 데이터 버스(101)을 구동하게 되고 이는 블록데이터 수신부인 기억소자 내부의 내부입력버퍼(104)를 통해 기억소자 내부로 입력된다. 포스트 충전로직(106)은 CM0S 스위칭회로를 통해 데이터 라인을 재충전시켜 재초기화하는 구성으로 스위칭제어신호는 데이터 라인의 전위 천이를 지연회로를 통해 지연시켜 발생하도록 되어 있다.
그런데, 이와 같이 구성된 종래의 양방향 데이타 입출력 회로에 있어서는, 독출 동작과 기록 동작이 수행되는 경우에 문제가 발생한다. 즉 동기식 기억소자의 경우에는 한 클럭에서 시작된 동작이 다음 클럭 신호가 들어오기 전에 완결되는 것이 아니라, 하나 이상의 클럭 신호에 걸쳐서 동작을 하는 경우가 있다. 즉 동기식 기억소자의 경우에는 일반적인 독출 동작이 이에 해당한다. 이런 경우에 독출 동작에서 발생된 데이터 신호가 공통으로 사용되는 데이터 라인에 실리게 되는 시간은 독출(read) 명령이 들어온 이후 다음 클럭이 들어온 이후가 되는데, 만약에 연속해서 입력되는 다음 클럭에서의 명령이 기록(write)인 경우에는 기록 명령과 동시에 입력되는 데이터 신호는 빠르게 데이터 라인에 실리게 되고, 따라서 공통으로 사용되는 데이터 라인에는 두개의 데이터 신호, 즉 독출동작으로 생긴 데이터 신호와 기록 동작을 위한 기록 데이터 신호가 동시에 실리게 되어 오동작을 일으킨다.
이러한 현상은 특별히 클럭 주기가 빠른 경우에는 더 심각할 수 있다.
이러한 동작을 방지하기 위해서는 독출 동작이 다 끝난 이후에 기록 동작을 하도록 기억소자의 동작을 제한하거나, 혹은 독출 동작시에 사용하는 데이터 라인과 기록 동작시에 사용하는 데이터 라인을 분리하여 사용하는 방식을 채택하는 해결책이 있다. 그러나 전자는 독출-기록 동작의 전환에서 동작속도를 희생해야 하며, 후자의 해결책은 칩면적을 희생해야 하는 문제점이 있었다.
도2는 도1에서 최소 클럭 주기를 설명하기 위한 도면이다. 도2를 참조하면, 연속하는 독출-기록 동작이 제대로 동작하기 위하여는
t1 : 독출 동작시 발생한 데이터 신호가 데이터 라인에 실리게 되는 시간
t2 : 데이터 펄스의 폭
t3 : 기록 동작시 발생하는 데이터가 데이터 라인에 전달되는 시간이라고 할때, clkt1에서 독출 동작이 수행되는 중에 다음 클럭인 clkt2에서 기록 명령이 입력되는 경우 종래의 회로에서 오동작이 발생하지 않을 조건은
tclk + t3 > t1+t2
즉, tclk > t1+t2-t3
다시 설명하면, 기역소자의 연속되는 클럭의 주기가
tl + t2 - t3
라는 시간으로 제한되게 된다.
따라서 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 독출 데이터와 기록 데이터를 동일 데이터 라인으로 전달하는 경우 리드(Read) 동작시 중간에 라이트(Write) 명령을 수행할때 이 시퀸스 제어(Sequence control)가 빠르게 수행되도록 구현한 동기식 기억소자의 양방향 데이터 입출력 회로 및 그 제어방법을 제공하는데 있다.
상기 목적올 달성하기 위해 본 발명은 첫째, 독출 동작에 연속하여 기록 동작이 수행되는 경우에 독출 데이터 구동장치는 현재 동작을 하고 있고, 아직 독출 데이터 신호를 재초기화하는 장치(포스트 충전 로직, 106)가 아직 동작을 개시하지 않은 상태에서 기록 명령이 입력되고, 기록 데이터가 발생된 경우에는 무조건 기록 데이터 구동장치를 동작시키는 것이다. 이 경우에 (a) 만약 독출 데이터와 기록 데이터가 같은 경우라면 데이터 라인으로 전달되는 신호를 그냥 기록 데이터 신호로 사용하고, (b) 만약에 기록 데이터가 독출 데아터와 다른 경우에는 두개의 데이터 라인(즉 고전위 전용데이터라인과 저전위 전용데이터라인)이 모두 동작상태에 있게 되는데 이런 경우는 미리 전달된 독출 데이터를 기억하는 장치를 구비하여 독출 데이터의 반대 신호를 기록 데이터신호로 이용하도록 하는 것이다. 즉 기억소자의 외부와 내부에서는 각각 자신이 송신한 신호에 대한 정보는 미리 갖고 있음을 이용하는 것이다.
도1은 종래 방식에 따른 데이타 경로를 나타낸 동기식 기억소자의 양방향 데이터 입출력 회로의 블럭구성도.
도2는 도1에서 최소 클럭 주기를 설명하기 위한 동작 타이밍도.
도3은 본 발명의 일실시예에 의한 양방향 데이터 입출력 회로를 도시한 블럭 구성도.
도4는 도3에 도시된 포스트 충전 로직 회로부의 일실시예를 도시한 회로도.
도5는 도3에 도시된 내부입력버퍼의 동작 개념을 설명하기 위한 예시도.
도6은 도3에 도시된 내부 입력버퍼의 일실시예를 도시한 회로도.
도7은 도3의 동작을 나타내는 타이밍도
* 도면의 주요부분에 대한 부호의 설명
101 : 데이터 입출력 버스 라인 102 : 블럭 리드 데이타 드라이버
103 : 데이터 출력 버퍼 104, 201 : 내부 입력 버퍼
105 : 데이터 입력 버퍼 106, 202 : 포스트 충전 로직
401, 402, 501, 502, 601, 602 : 지연 회로부
503, 504 : 독출 데이터 메모리 507 : 활성 감지부
505,506 : 기록 데이터 선택부
상기 목적을 달성하기 위한 본 발명에 따른 데이터 라인 입출력 제어방법은 독출 동작에 연속하여 기록 동작이 수행되는 경우 중 독출데이터 구동장치의 동작중에 기록명령이 입력되면, 기록 데이터가 발생된 경우에는 무조건 기록 데이터 구동장치를 동작시키는 단계와;
(a) 만약 독출 데이터와 기록 데이터가 같은 경우라면 데이터 라인으로 전달되는 신호를 그냥 기록 데이터 신호로 사용하는 단계와;
(b) 만약에 기록 데이터가 독출 데이터와 상이한 경우에는 미리 전달된 독출데이터를 기억하는 단계와; 독출데이터의 반대 신호를 기록 데이터신호로 선택하는 단계를 포함하는 것을 특징으로 한다.
또한 독출데이터 구동장치의 동작중에 기록명령이 입력되면, 이 기록명령에 응답하여 독출데이터 재초기화를 통상 모드보다 더 지연시키는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 구성은 동기식 기억소자의 데이터 입출력 회로에 있어서, 독출 동작시에는 독출 데이터를 전달하고, 기록 동작시에는 기록 데이터를 전달하되, 고전위 데이터만을 전달하는 제1데이터 라인과; 독출 동작시에는 독출 데이터를 전달하고, 기록 동작시에는 기록 데이터를 전달하되, 저전위 데이터만을 전달하는 제2데이터 라인과; 상기 제1, 2데이터 라인의 제1종단에 배치되어 독출 동작시 데이터 라인으로 전달된 데이터 신호를 출력하는 데이터 출력버퍼와; 상기 제1, 2데이터 라인의 제1종단에 배치되어 기록 동작시 기록 데이터로 제1, 2데이터 라인을 구동하는 데이터 입력 버퍼와; 상기 제1, 2데이터 라인의 제2종단에 배치되어 독출데이터를 구동하는 데이터 버스 센스 앰프와; 상기 제1, 2데이터 라인의 제2종단에 배치되어 기록데이터를 기억소자 내부로 입력시키는 내부입력버퍼와; 상기 제1, 2데이터 라인에 연결되어 데이터 라인이 활성 상태가 되고 나서 일정 지연시간 이후에 데이터 라인들을 초기화하는 포스트 충전 로직을 포함하고; 상기 내부 입력버퍼는 독출 동작에 시간적으로 연속하여 기록 동작이 이루어질때, 독출시에 발생한 데이터 신호를 기억하는 메모리를 포함하고; 두개의 데이터라인 모두가 활성 상태가 된 경우에는 독출 동작시 발생한 데이터 신호의 반대신호를 기록 데이터로 선택하는 장치를 포함하는 것을 특징으로 한다.
입력되면 이 기록명령에 응답하여 독출데이터 재초기화를 통상 모드보다 더 지연시키는 추가적인 회로를 더 포함하는 것을 특징으로 한다.
또한 상기 포스트 충전 로직은 독출데이터 구동장치의 동작중에 기록명령이 또한 구체적으로 상기 내부 입력버퍼는 제1데이터라인에 결합된 제1지연회로와; 제2데이터 라인에 결합된 제2지연회로와; 상기 제1지연회로의 출력 및 제2데이터라인을 입력으로하는 제1반전논리합회로와 상기 제2지연회로의 출력 및 제1데이터라인을 입력으로하는 제2반전논리합회로로 구성되는 피드백된 래치회로와; 상기 래치회로의 제1, 2반전논리합회로측 출력 및 제1, 2 데이터 라인에 각각 결합되는 제3, 4반전논리합회로와; 기록명령신호 및 상기 제3, 4반전논리합회로의 출력이 각각 입력되는 제1, 2반전논리곱회로를 포함하는 것을 특징으로 한다.
이하, 본 발명의 일시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.도3은 본 발명의 일실시예에 의한 입출력 회로를 도시한 블럭 구성도이다.
여기서 도1에 도시된 시스템과 동일한 구성요소에는 동일한 도면부호를 표기하였다. 도3에서 본 발명이 도1에 도시된 종래의 동기식 기역소자와 차이가 있는 구성요소는 기록데이터 수신부인 내부입력버퍼(202)와 포스트 충전로직(201)이다.
도4는 도3에 도시된 포스트 충전로직(201)의 일실시예를 도시한 회로도이다. 도면에서 도1의 종래 기술과 대비하면 도3에서의 포스트 충전조직의 특징은 기록 동작시에는 데이터 라인의 펄스 폭을 연장시키는데 있다. 이는 도1에서 도시된 종래 기술과 동일한 재충전경로외에 기록동작 검출부(NA1)를 두어 추가의 지연회로(402)을 구비하여 종래에서의 재충경로에 비해 연장된 지연신호를 제공함으로써 기록 동작검출시에 입출력 데이터 펄스폭을 연장하는 것이다.
본 발명의 또다른 핵심 구성은 독출 동작 개시 후에 기록 동작이 시간적으로 연속하여 이루어질때, 두개의 데이터 라인에 모두 데이터가 실렸을 경우에는 이들을 이용하여 기록 데이터 신호를 만드는 내부 입력 버퍼(202)로 이는 도5,6을 참조하여 이하에서 상세히 기술된다.
도5는 도3에 도시된 내부 입력 버퍼(202)의 동작 개념을 설명하기 위한 예시도이다.
도5에서 독출데이터메모리(503)는 독출 동작시의 데이터를 기역하는 구성이며 기록 데이터 선택부(505)은 두개의 데이터 라인에 모두 데이터 신호가 실리는 경우에 독출 동작시 발생한 신호의 반대 신호를 기록 데이터 신호로 선택하는 구성이다. 독출 데이터 메모리(503)의 전단에 지연회로(501)는 두개의 데이터 라인(I/O＿H, I/O＿L)에 모두 데이터 신호가 실리는 경우에 두개의 데이터 라인에 모두 데이터가 실리기 이전의 상태를 기억해야 하기 때문에 지연회로를 부가한 것이다. 활성감지부(NR2)는 두개의 데이터 라인에 모두 데이터가 실리는 것을 감지하여 독출 데이터 메모리(503, 504)를 제어한다. 이렇게 저장된 이전 독출 동작시의 데이터 신호를 이용하여 이전의 독출 동작시에 데이터 라인에 데이터 신호가 실린 경우는 그 신호의 반전 신호를 기록 데이터로 하고, 이전에 독출 동작시 데이터가 없던 경우는 지금 발생된 신호를 기록 데이터로 하는 것이다.
예를 들어서 독출 동작시 고전위 신호를 전달하는 경우, 고전위용 데이터라인(I/O＿H)은 활성(저전위)로 되고 저전위용 데이터라인(I/O＿L)는 대기(고전위)상태가 된다. 만약 이 상태에서 저전위 신호를 전달하는 기록 동작이 연속되어 수행되는 경우, 데이터 라인(l/O＿H, I/0＿L)는 모두 저전위로 되게 된다. 이때 두개의 데이터 라인이 모두 저전위임을 감지하는 활성감지부(NR2)의 출력신호(N6)가 출력되면 독출 데이터를 전달한 라인측 독출데이터 메모리(503)는 저전위 신호를 출력(N8)하며, 독출 동작시에 데이터가 없던 라인의 독출 데이터 메모리(504)는 고전위신호를 출력(N11)하게 된다. 이 신호는 기록 데이터 선택부(505)로 출력되는데 선택부는 상기 메모리 데이터에 따라 고전위용 데이터라인(I/O＿H)측 출력(N9)에는 저전위를, 저전위용데이터라인(I/O＿L)측 출력(N12)에는 고전위를 출력하게 된다. 이후에 약간의 지연후에 기록 제어 명령이 입력되면, 최초 두 개의 공통 데이터 라인이 모두 저전위였지만 최종 출력데이터는 고전위용 데이터라인(I/0＿H측 출력(wd-h)에는 고전위를, 저전위용 데이터라인(I/O＿L)측 출력(wd-1)에는 저전위를 출력하게 되어 소망하는 저신호 기록 명령이 수행될 수 있게 된다. 도7은 이상의 동작을 도시한 타이밍도이다.
도6은 도3에 도시된 내부 입력버퍼(202)의 일실시예를 도시한 회로도이다. 이는 도5를 참조하여 기술된 두개의 데이터 라인에 모두 데이터가 실리는 경우에 이전 데이터를 기역하고 기록 동작시 반대신호를 선택하는 구성을 래치(latch) 회로를 이용하여 구현한 경우를 도시한다. 이의 동작은 도5의 경우와 동일하다. 즉, 도5에 있어서의 활성감지부(NR2)는 도6에 있어서는 지연회로와 래치내에서 자동적으로 수행되며 이 활성감지 결과에 따라 반전논리합회로(NR8, NR10)에서 기록데이터 선택동작이 수행된다.
본 발명은 첨부된 도면을 참조하여 실시예를 중심으로 기술되었지만 이에 한정되는 것은 아니다. 즉 본 발명은 본 발명의 범주를 넘지 않고 다양한 변형이 가능함이 명백하다. 예를 들면 도5와 도6을 비교해 볼때, 독출 데이터 메모리(503, 504)나 기록 데이터 선택부(505, 506)의 구성을 독립시켜 구성할 수도 있고 이를 CM0S 회로를 이용하여 보다 간단하게 구성할 수도 있는 것이다. 이러한 변형은 후술될 청구범위에 기술된 본 발명에 포함되는 것이다.
본 발명은 입출력이 동일라인에서 이루어지는 양방향버스이나, 고전위 데이터와 저전위 데이터가 독립된 전용 라인을 통해 입출력되는 구성의 데이터 라인에서 발생하는 데이터 전송오류를 전체 메모리의 응답속도에 있어서의 손실이나, 혹은 칩면적의 특이한 소요없이 해결할 수 있는 효과가 있는 것이다.

Claims (5)

  1. 고전위 및 저전위 입출력 전용의 양방향성 데이터라인을 통해 동기식 기억소자의 데이터 입출력을 제어하는 방법에 있어서, 독출 동작에 연속하여 기록 동작이 수행되는 경우 중 독출데이터 구동장치의 동작중에 기록명령이 입력되면, 기록 데이터가 발생된 경우에는 무조건 기록 데이터 구동장치를 동작시키는 단계와;
    (a) 만약 독출 데이터와 기록 데이터가 같은 경우라면 데이터 라인으로 전달되는 신호를 그냥 기록 데이터 신호로 사용하는 단계와;
    (b) 만약에 기록 데이터가 독출 데이터와 상이한 경우에는 미리 전달된 독출 데이터를 기억하는 단계와; 독출데이터의 반대 신호를 기록 데이터신호로 선택하는 단계를 포함하는 것을 특징으로 하는 데이터 입출력 제어방법.
  2. 청구항 1에 있어서, 독출데이터 구동장치의 동작중에 기록명령이 입력되면, 이 기록명령에 응답하여 독출데이터 재초기화를 통상 모드보다 더 지연시키는 단계를 더 포함하는 것을 특징으로하는 데이터 입출력 제어방법.
  3. 동기식 기억소자의 데이터 입출력 회로에 있어서, 독출 동작시에는 독출 데이터를 전달하고, 기록 동작시에는 기록 데이터를 전달하되, 고전위 데이터만을 전달하는 제1데이터 라인과; 독출 동작시에는 독출 데이터를 전달하고, 기록 동작시에는 기록 데이터를 전달하되, 저전위 데이터만을 전달하는 제2데이터 라인과; 상기 제1, 2데이터 라인의 제1종단에 배치되어 독출 동작시 데이터 라인으로 전달된 데이터 신호를 출력하는 데이터 출력버퍼와; 상기 제1, 2데이터 라인의 제1종단에 배치되어 기록 동작시 기록 데이터로 제1, 2데이터 라인을 구동하는 데이터 입력 버퍼와; 상기 제1, 2데이터 라인의 제2종단에 배치되어 독출데이터를 구동하는 데이터 버스 센스 앰프와; 상기 제1, 2데이터 라인의 제2종단에 배치되어 기록데이터를 기억소자 내부로 입력시키는 내부입력버퍼와; 상기 제1, 2데이터 라인에 연결되어 데이터 라인이 활성 상태가 되고 나서 일정 지연시간 이후에 데이터 라인들을 초기화하는 포스트 충전 로직을 포함하고; 상기 내부 입력버퍼는 독출 동작에 시간적으로 연속하여 기록 동작이 이루어질때, 독출시에 발생한 데이터 신호를 기억하는 메모리를 포함하고; 두개의 데이터라인 모두가 활성 상태가 된 경우에는 독출 동작시 발생한 데이터 신호의 반대신호를 기록 데이터로 선택하는 장치를 포함하는 것을 특징으로 하는 데이터 입출력회로.
  4. 청구항 3에 있어서, 상기 포스트 충전 로직은 독출데이터 구동장치의 동작중에 기록명령이 입력되면, 이 기록명령에 응답하여 독출데이터 재초기화를 통상 모드보다 더 지연시키는 추가적인 지연회로를 더 포함하는 것을 특징으로 하는 데이터 입출력회로.
  5. 청구항 3에 있어서, 상기 내부 입력버퍼는 제1데이터라인에 결합된 제1지연회로와; 제2데이터 라인에 결합된 제2지연회로와; 상기 제1지연회로의 출력 및 제2데이터라인을 입력으로하는 제1반전논리합회로와 상기 제2지연회로의 출력 및 제1데이터라인을 입력으로하는 제2반전논리합회로로 구성되는 피드백된 래치회로와; 상기 래치회로의 제1, 2반전논리합회로측 출력 및 제1, 2데이터 라인에 각각 결합되는 제3, 4반전논리합회로와; 기록명령신호 및 상기 제3, 4반전논리합회로의 출력이 각각 입력되는 제1, 2반전논리곱회로를 포함하는 것을 특징으로 하는 데이터 입출력회로.
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