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KR100252925B1 - 반도체 장치의 플래쉬 이피롬 제조방법 - Google Patents

반도체 장치의 플래쉬 이피롬 제조방법 Download PDF

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KR100252925B1
KR100252925B1 KR1019920018804A KR920018804A KR100252925B1 KR 100252925 B1 KR100252925 B1 KR 100252925B1 KR 1019920018804 A KR1019920018804 A KR 1019920018804A KR 920018804 A KR920018804 A KR 920018804A KR 100252925 B1 KR100252925 B1 KR 100252925B1
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South Korea
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polysilicon layer
layer
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gate insulating
manufacturing
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Inventor
김남종
Original Assignee
김영환
현대반도체주식회사
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Abstract

본발명은 대 용량 및 고 밀도를 갖는 플래쉬 이피롬을 실현하기에 적당 하도록 한 반도체장치의 플래쉬 이피롬 제조 방법에 관한 것으로, 종래에는 아이솔레이션이 차지하는 면적이 크므로 고 밀도의 이피롬을 형성할 수 없었으나, 본발명에서는 게이트 절연막(4) 공정시 동시에 아이솔레이션을 형성하므로써 아이솔레이션이 차지하는 면적을 최소화시켜 대 용량 및 고 밀도를 갖는 플래쉬 이피롬을 실현하므로써 상기 결점을 개선 시킬 수 있는 것이다.

Description

반도체장치의 플래쉬 이피롬 제조 방법
제1도는 본발명의 플래쉬 이피롬 제조를 설명하기위한 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 2 : 산화막
3 : 제1 폴리 실리콘층 4 : 게이트 절연막
5 : 제2 폴리 실리콘층 6 : ONO막
7 : 제3 폴리 실리콘층 8 : 소오스/드레인
본발명은 반도체장치의 플래쉬 이피롬(Flash EPROM)에 관한 것으로, 특히 대 용량 및 고 밀도(High Density)를 갖는 플래쉬 이피롬을 실현 하기에 적당하도록 한 반도체장치의 플래쉬 이피롬 제조 방법에 관한 것이다.
일반적으로, 이피롬이란 메모리 안에 있는 내용을 지울 수 있고 다시 프로그램을 입력할 수 있는 롬의 일종으로써 지울 때에는 자외선을 쪼여서 지우며 프로그램을 입력할 때에는 롬 라이터(ROM writer)를 사용한다.
사용 용도로는 시스템 프로그램을 개발하는데, 빠른 회수 시간이 중요한 고성능 마이크로컴퓨터 시스템에 적합하다.
그러나, 종래의 이피롬은 다음과 같은 결점이 있다.
첫째, SOI(Silicon On Insulator)구조를 갖으므로 원가가 상승한다.
둘째, 게이트 절연막 및 아이솔레이션(Isolation)이 각각 이루어지므로 제조 공정이 복잡해진다.
셋째, 아이솔레이션이 차지하는 면적이 크므로 고 밀도의 이피롬을 형성할 수 없다.
본발명은 이와같은 종래의 결점을 감안하여 안출한 것으로, 아이솔레이션이 차지하는 면적을 최소화시켜 대 용량 및 고 밀도를 갖는 플래쉬 이피롬을 실현할 수 있는 반도체장치의 플래쉬 이피롬 제조 방법을 제공 하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 본발명의 공정 단면도로, 제1도(a)와 같이 기판(P형 실리콘)(1)위에 산화막(2)을 형성하고, (b)와 같이 산화막(2)위 각 소자간 절연 영역을 제외한 표면에 제1 폴리 실리콘층(n+형 또는 p+형 폴리 실리콘)(3)을 패터닝(Patterning) 한 후 (c)와같이 전 표면에 게이트 절연막(열 산화막(Rapid Thermal Oxidation))(4), 제2 폴리 실리콘층(n-형 폴리 실리콘)(5), ONO막(산화막, 질화막, 산화막이 차례로 형성된 막)(6), 제3 폴리 실리콘층(7)을 차례로 형성한다.
다음, (d)와 같이 각소자의 채널 영역을 제외한 제1 폴리 실리콘층(3) 위쪽의 상기 게이트 절연막(4), 제2 폴리 실리콘층(5), ONO막(6), 제3 폴리 실리콘층(7)을 제거하고, 소오스/드레인 영역에 n+이온을 주입하여 (e)와같이 소오스/드레인(8)을 형성 하므로써 게이트, 활성층, 그리고 소오스/드레인(8)으로 이루어지는 박막트랜지스터(TFT)를 구현한다.
이상에서 설명한 바와같이 본발명은 다음과 같은 효과가 있다.
첫째, SOI구조를 갖으나 이며 만들어진 SIMOX등과 같은 SOI 웨이퍼(Wafer)가 필요하지 않으므로 원가가 절감된다.
둘째, 게이트 절연막(4) 형성시 아이솔레이션이 동시에 이루어지므로 제조공정이 간단해 진다.
셋째, 아이솔레이션 면적이 매우 작아 고 밀도의 이피롬을 실현할 수 있다.

Claims (1)

  1. 기판(1)위에 산화막(2)을 형성하고, 산화막(2)위 각 소자간 절연 영역을 제외한 표면에 제1 폴리 실리콘층(3)을 패터닝 한 후 전 표면에 게이트 절연막(4), 제2 폴리 실리콘층(5), ONO막(6), 제3 폴리 실리콘층(7)을 차례로 형성하는 단계와, 각소자의 채널 영역을 제외한 제1 폴리 실리콘층(3) 위쪽의 상기 게이트 절연막(4), 제2 폴리 실리콘층(5), ONO막(6), 제3 폴리 실리콘층(7)을 제거하고, 소오스/드레인 영역에 이온을 주입하여 소오스/드레인(8)을 형성하는 단계를 차례로 실시하여 이루어지는 반도체장치의 이피롬 제조 방법.
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