KR100245096B1 - 반도체소자의 필드 산화막 제조방법 - Google Patents
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Abstract
본 발명은 각각의 반도체소자들을 절연시키기 위해 사용되는 필드 산화막을 LOCOS(LOCal Oxidation of Silicon) 방법으로 제조하는 방법에 있어서 웨이퍼의 워피지(Warpage)와 버즈빅을 최소화 하기 위하여 실리콘 웨이퍼의 뒷면에만 선택적으로 폴리실리콘막을 형성한 다음, 패드 산화막과 질화막을 적층하고, 상기 웨이퍼 앞면의 질화막에서 필드 영역을 제거한 다음, 산화 공정으로 필드산화막을 형성하는 것이다.
Description
본 발명은 반도체 소자의 필드 산화막 제조방법에 관한것으로, 특히 각각의 소자들을 절연시키기 위해 사용되는 필드 산화막을 LOCOS(LOCal Oxidation of Silicon) 방법으로 제조하는 방법에 관한 것이다.
종래의 필드 산화막 제조 방법 중 가장 대표적인 것이 패드산화막(pad oxide)과 질화막(silicon nitride)층으로 구성된 LOCOS 공정 방법이다.
LOCOS 방법은 공정이 단순하고, 다른 공정에 비해 공정 중에 발생하는 결함이 매우 적기 때문에 양산 측면에서 가장 널리 이용되고 있다. 한편, LOCOS 공정은 버즈빅(bird's beak)이 길게 형성되는 문제가 있어 고집적소자에는 직접 적용하기는 어렵지만, 패드산화막(pad oxide) 과 질화막(silicon nitride) 층으로 구성된 LOCOS에 몇 가지 공정을 더 추가한 변형 LOCOS(Modified LOCOS)공정으로 버즈빅 문제도 해결하고 있다.
한편 최근에는 생산성을 높이기 위해 대구경의 웨이퍼를 사용하고 있다. 웨이퍼 크기가 200mm(8인치) 이상이 되면서 버즈빅 문제 이외에 문제시되지 않았던 새로운 문제들이 LOCOS 공정에서도 나타나고 있다. 그 중의 대표적인 것이 웨이퍼의 워피지(Warpage : 웨이퍼가 휘어지는 정도를 나타내는 지수)문제이다. 상기 워피지 문제는 종래 150mm(6인치) 이하의 웨이퍼에서는 전혀 문제되지 않았으나, 대구경의 웨이퍼가 사용되면서 나타난 문제이다.
도1은 구경 200mm이상의 웨이퍼에서 워피지를 설명하기 위한 도면으로서, LOCOS 계열의 필드 산화막 제조 시에는 웨이퍼(1)의 앞면과 뒷면에 패드산화막(2, 2')을 열적으로 성장시킨 후, LPCVD (Low Pressure Chemical Vapor Deposition)방법으로 내(耐)산화막인 질화막(3, 3')을 증착한다. 참고로, LPCVD 질화막은 웨이퍼의 앞면(F)과 뒷면(B)에 반드시 동시에 증착된다. 그리고, 이후 포토/식각 공정을 통하여, 웨이퍼 앞면의 필드영역에 존재하는 질화막(3)을 제거해 낸 것을 도시한 단면도로서, 웨이퍼 앞면(F)에 존재하는 질화막(3)은 섬처럼 분리되어 있고, 반면 뒷면(B)의 질화막은 연속적인 막으로 구비된다.
질화막은 고유하게 강한 인장응력(tensile stress)을 가지는 물질이다. 따라서 앞면의 질화막(3)을 일부 제거하고 뒷면(B)의 질화막(3')은 연속적인 필름으로 되어 있으면 힘의 불균형이 발생하여 도1에 도시한바와 같이 앞면이 볼록하게 웨이퍼가 휘게 된다. 일반적으로 이러한 현상은 웨이퍼의 구경이 커질수록 더욱 심해진다.
한편, 이러한 메카니즘(mechanism)으로 발생되는 웨이퍼의 워피지 문제를 해결하기 위해서는 LPCVD 질화막 대신 웨이퍼 앞면에만 증착되는 PECVD(Plasma Enhanced CVD)같은 증착 방법으로 질화막을 형성하면 해결되지만, 내(耐) 산화 특성을 비롯한 여러 가지 필름 특성이 LPCVD 질화막보다 현저히 떨어져서 실제 소자분리 공정에는 사용이 불가능하다.
도2는 구경 200mm 웨이퍼에서 질화막(3)을 증착한 직후의 워피지(A)와 이피면의 질화막을 일부 제거한후의 워피지(B)를 초기의 질화막 두께에 따라서 측정한 실험 데이터이다. 이 데이터를 보면, 워피지는 웨이퍼 구경뿐만 아니라 초기에 증착되는 질화막(3, 3')두께에 따라서도 민감함을 볼 수 있다.
즉, 질화막을 증착한 직후에는 웨이퍼 앞면과 뒷면의 응력이 균형을 이루어 워피지는 미약하고, 이 경우는 질화막(3, 3') 두께에 따라서도 차이가 없다. 그러나, 앞면의 필드영역의 질화막을 제거한 후에는 워피지가 2∼3배 증가할 뿐만 아니라 질화막 두께가 두꺼울 수록 더욱 심해진다. 특히, 증착된 질화막 두께가 1500Å이 넘으면 워피지가 급격히 증가함을 볼 수 있다.
워이퍼의 워피지가 클 때 생기는 문제는 다음과 같다.
첫째, 소자분리 공정 이후에 진행되는 포토 공정에서 웨이퍼가 휘어 있으면 전/후 마스크간의 미스얼라인(misalignment)문제가 심각하게 발생할 수 있고, 웨이퍼 내 각 다이(die)간 CD(Critical Dimension) 균일도도 떨어진다.
둘째, 200mm 웨이퍼에서 질화막(3, 3') 증착두께를 1000Å에서 2500Å까지 변화시켰을 때 소자 분리공정 완료 후 게이트 산화막(gate oxide)을 형성해서 그 신뢰성을 조사한 실험 데이터(도3 참조)를 살펴보면 질화막의 두께가 증가할 수록 웨이퍼의 워피지가 증가하기 때문에(도2 참조), 위피지가 심할수록 게이트의 산화막의 신뢰성을 저하시킴을 볼 수 있다. 웨이퍼의 워피지가 심하면, 게이트산화막이 형성되는 부분의 기판을 손상시켜 게이트산화막의 특성을 저하시킨다.
도3의 y 축은 전체 다이 중 양호한 특성을 보이는 다이의 개수를 백분율로 나타낸 것이다.
고접접소자에서 가장 중요하게 요구되는 특성중의 하나가 게이트산화막의 양호한 신뢰성이다. 도3에 나타낸 데이타처럼 게이트산화막의 신뢰성을 증가시키기 위해서는 질화막(3, 3') 증착 두께를 1500Å이하로 하면 되지만, 이 경우 실제 공정에서는 또다른 문제점이 발생한다. 즉, 소자분리공정에서 가장 중요한 요구조건 중의 하나가 짧은 버즈빅인데, LOCOS 계열 소자분리 공정의 버즈빅 길이는 질화막(3)의 두께에 매우 민감하여 질화막의 두께를 소정 두께 이하로 줄이는 것은 버즈빅 측면에서 불리해진다.
본 발명은 LOCOS 계열 소자분리 공정에서 버즈빅이 짧게 형성되도록 질화막 증착 두께를 두껍게 하면서도, 웨이퍼의 워피지 문제를 해결하는 방법을 제공하는 데 그 목적이 있다.
도 1은 웨이퍼의 워피지를 설명하기 위한 도면.
도 2는 웨이퍼에서 질화막을 증착한후의 워피지(A)와 앞면의 질화막을 제거한 후 워피지를 측정한 실험 데이터이다.
도3은 질화막 두께를 변화시켰을 때 소자 분리공정 완료 후 양호한 게이트 산화막 다이 수를 조사한 실험 데이터이다.
도4의 (a) 내지 (e)는 본 발명에의해 웨이퍼 뒷면에 질화막과 폴리실리콘막을 적층한다음, 필드 산화막을 형성하는 것을 도시한 단면도이다.
도5는 본 발명으로 구성된 웨이퍼를 이용하여 웨이퍼 앞면에 변형 LOCOD 공정을 실시하는 것을 도시한 단면도이다.
도6의 (a)과 (b)는 웨이퍼 뒷면에 폴리실리콘막을 증착하지 않은 것과 웨이퍼 뒷면에 폴리실리콘막을 증착한 것에 대하여 게이트 산화막 파괴 전압을 측정한 것을 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 11, 21 ; 웨이퍼2, 2', 22 ; 패드 산화막
3, 3', 16, 23 ; 질화막14, 14' ; 폴리실리콘막
15, 15' ; 패드 산화막12 ; 산화막
24' ; 질화막 스페이서
상기 목적을 달성하기 위한 본 발명은 실리콘 웨이퍼의 표면을 산화시켜 산화막을 형성하고, 상기 산화막 표면에 폴리실리콘막을 증착하는 단계와,
웨이퍼 앞면의 폴리실리콘막과 산화막을 제거하는 단계와,
패드 산화막을 형성하는 단계와,
상기 패드 산화막 상부에 질화막을 증착하는 단계를 포함하는 필드 산화막 제조방법이다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예는
실리콘 웨이퍼의 표면을 산화시켜 산화막을 형성하고, 상기 산화막 표면에 폴리실리콘막을 증착하는 단계와,
웨이퍼 앞면의 폴리실리콘막과 산화막을 제거하는 단계와,
패드 산화막을 형성하는 단계와,
질화막을 증착하는 단계와,
상기 웨이퍼 앞면에 필드 영역에 해당되는 질화막을 식각하는 단계와,
산화 공정으로 필드 산화막을 형성하는 단계를 포함하는 필드 산화막 제조방법이다.
두꺼운 질화막에 의해 야기되는 웨이퍼의 워피지 영향을 최소화하기 위해 웨이퍼 뒷면의 질화막 밑에 폴리실리콘(poly silicon)을 남겨두는 목적은 다음과 같다. 폴리실리콘은 고유하게 압축응력(compressive stress)을 가지는 필름이기 때문에, 질화막의 인장응력(tensile stress)을 완충시키는 역할을 하여 워피지를 완화시킬 수 있다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도4의 (a) 내지 (e)는 본 발명에 의해 웨이퍼 뒷면에 질화막과 폴리실리콘막을 적층하는 것을 도시한 단면도이다.
도4의 (a)는 웨이퍼(11)를 산화시켜 웨이퍼(11)의 앞면과 뒷면에 각각 산화막(12, 12')을 형성하고, LPCVD방법으로 폴리실리콘막(14, 14')을 상기 산화막(12, 12')의 표면에 증착한다. 이때 웨이퍼의 뒷면(B)에도 자동으로 산화막(12')과 폴리실리콘막(14')이 형성된다. 또한 폴리실리콘막(14, 14') 두께는 두꺼울수록 좋으며 500∼3000Å 으로 증착한다.
도4의 (b)는 이방성 건식 식각 방법으로 웨이퍼(11) 앞면에 있는 폴리실리콘막(14)을 식각해낸다. 이때, 산화막(12)은 폴리실리콘막(14) 건식식각시 웨이퍼(11)에 손상(damage)이 생기지 않도록 하는 역할을 한다. 따라서 산화막(12)의 두께는 폴리실리콘막(14) 건식식각시 소모되지 않도록 충분히 두꺼울 수록 좋으며, 500∼3000Å 으로 형성한다.
도4의 (c)는 불산(HF)계열의 습식 식각 방법으로 웨이퍼(11)앞면의 산화막(12)을 제거한다.
도4의 (d)는 웨이퍼(11)를 산화시켜 LOCOS 공정으로 필드 산화막을 형성하기 위한 패드산화막(15, 15')을 소정두께로 형성한다. 이때 뒷면의 폴리실리콘막(14')위에도 산화막(15')이 형성되나, 소자분리 공정에는 영향을 미치지 않는다.
도4의 (e)는 LPCVD 방법으로 상기 패드산화막(15, 15')의 표면에 질화막(16, 16')을 소정두께로 증착한 모습이다.
도4의 (f)는 포토/식각 공저을 통하여 웨이퍼 앞면에 필드영역에 해당되는 질화막(16)을 식각한다. 따라서, 웨이퍼(11) 앞면에 있는 질화막(16)은 불연속 필름이고 뒷면에 있는 질화막(16')은 연속적인 필름으로 되어 있으나, 웨이퍼 뒷면(B)의 질화막(16')은 밑에 압축응력을 가지는 폴리실리콘막(14')이 있어 질화막(16')의 인장응력을 완충시키는 역할을 하기 때문에 워피지가 완화된다.
도4의 (g)는 산화 공정으로 필드산화막(18)을 형성한다.
도4의 (h)는 습식식각으로 질화막(16, 16')과 패드산화막(15, 15')을 제거해서 소자분리 공정을 완성한다.
본 발명은 제4도와 같은 LOCOS 소자분리 방법에만 국한되지 않는다.
즉, 패드산화막과 질화막으로 구성된 모든 변형 LOCOS 구조에 적용될 수 있다.
도5는 본 발명으로 구성된 웨이퍼를 이용하여 웨이퍼 앞면에 변형 LOCOS 공정을 실시한 예이다.
도5의 (a)는 반도체 기판(21)을 산화시켜 패드산화막(22)을 형성하고, 질화막(23)을 증착한다. 그 후 포토/식각 공정을 통하여 필드영역의 질화막(23)을 식각한다. 이때 과도식각(voeretching)을 실시하여 반도체 기판(21)에서 50∼100Å 깊이의 홈이 형성되도록 한다. 그 후 웨이퍼 전면에 다시 질화막(24)을 증착한 것이다.
도5의 (b)는 마스크 없이 전면 건식식각으로 상기 질화막(24)을 식각을 하여 질화막 스페이서(24')를 형성한 것이다.
도5의 (c)는 노출된 반도체 기판(21)을 건식식각하여 홈(25)을 형성한 것이다.
도5의 (d)는 산화공정으로 노출된 반도체 기판(21)에 필드산화막(26)을 형성한 모습이다.
도5에 도시한 소자분리 방법에서 질화막(23)의 두께를 2500Å으로 두껍게 사용했을 때도 본 발명에 의해 게이트산화막의 특성이 개선된 것을 보여주는 실험 데이터이다.
도6의 (a)는 종래 기술처럼 웨이퍼 뒷면에 폴리실리콘막을 증착하지 않은 것이며, 도6의 (b)는 본 발명에 의해 웨이퍼 뒷면에 폴리실리콘막을 증착한 것을 도시한 것이다.
이 데이터를 자세히 설명하면, 종래 기술에서는 게이트산화막의 파괴전압이 7MV/cm를 넘지 못하는 매우 열화된 특성을 보이나, 본 발명을 적용하면 대부분의 다이(die)에서 게이트산화막 파괴 전압이 7MV/cm를 넘는 우수한 특성을 보이고 있다. 이는 웨이퍼 뒷면에서 압축응력을 가지는 폴리실리콘이 질화막의 인장응력을 완충시켜 웨이퍼워피지를 완화시켰기 때문이다.
본 발명은 웨이퍼 뒷면에만 질화막 밑에 고유하게 압축응력을 갖는 폴리실리콘막을 남겨둠으로써 질화막의 인장응력을 완충시키는 역할을 하게되어 워피지를 완화시킬 수 있으며, 두꺼운 질화막에 의해 야기되는 웨이퍼의 워피지 영향을 최소화할 수가 있다.
본 발명에 의해 200mm 이상의 웨이퍼에서 LOCOS 계열의 소자분리 공정시 질화막 두께를 두껍게 해서 버즈빅을 짧게 해도 양호한 게이트산화막 특성을 유지할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 웨이퍼 앞뒷면에 산화막을 형성하는 공정과,상기 산화막 표면에 폴리실리콘막을 형성하는 공정과,상기 웨이퍼 앞면의 폴리실리콘막과 산화막을 제거하고 상기 웨이퍼 뒷면의 폴리실리콘막과 산화막을 남기는 공정과,상기 웨이퍼 앞뒷면에 패드산화막을 형성하는 공정과,상기 패드산화막 표면에 질화막을 형성하는 공정을 포함하는 반도체소자의 필드산화막 제조방법
- 제 1 항에 있어서, 상기 산화막의 두께는 500∼3000Å으로 형성하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 LPCVD 방법으로 증착하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 제 1 항에 있어서, 상기 산화막 제거공정은 불산계열의 식각용액을 이용하여 실시하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 웨이퍼 앞뒷면에 산화막을 형성하는 공정과,상기 산화막 표면에 폴리실리콘막을 형성하는 공정과,상기 웨이퍼 앞면의 폴리실리콘막과 산화막을 제거하고 상기 웨이퍼 뒷면의 폴리실리콘막과 산화막을 남기는 공정과,상기 웨이퍼 앞뒷면에 패드 산화막을 형성하는 공정과,상기 웨이퍼 표면에 질화막을 형성하는 공정과,상기 웨이퍼 앞면에 질화막과 패드산화막을 소자분리마스크를 이용한 사진식각공정으로 패터닝하여, 웨이퍼 앞면의 소자분리영역을 노출시키는 공정과,상기 웨이퍼의 노출된 영역을 필드 산화시켜 활성영역을 정의 하는 소자분리막을 형성하는 공정을 포함하는 반도체소자의 필드산화막 제조방법.
- 제 5항에 있어서, 상기 산화막의 두께는 500∼3000Å으로 형성하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 제 5항에 있어서, 상기 폴리실리콘막은 LPCVD 방법으로 증착하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 제 5항에 있어서, 상기 웨이퍼 앞면의 산화막은 불산 계열의 습식식각용액을 이용하여 제거하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 제 5항에 있어서, 상기 웨이퍼 앞면에 필드 영역에 해당되는 질화막을 식각하는 단계후에 질화막이 제거된 측벽에 질화막 스페이서를 형성하는 공정을 추가하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
- 제5항 또는 제9항에 있어서, 상기 웨이퍼 앞면에 필드 영역에 해당되는 질화막을 식각하는 단계후에 질화막이 제거된 측벽에 질화막 스페이서를 형성하고 노출된 반도체 기판을 식각하여 홈을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체소자의 필드산화막 제조방법.
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| KR100430582B1 (ko) * | 2001-12-20 | 2004-05-10 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| US7169685B2 (en) | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
| US6859748B1 (en) * | 2002-07-03 | 2005-02-22 | Advanced Micro Devices, Inc. | Test structure for measuring effect of trench isolation on oxide in a memory device |
| DE102004048626B3 (de) * | 2004-10-06 | 2006-04-13 | X-Fab Semiconductor Foundries Ag | Oxidationsverfahren von Siliziumscheiben zur Reduzierung von mechanischen Spannungen |
| US7670931B2 (en) * | 2007-05-15 | 2010-03-02 | Novellus Systems, Inc. | Methods for fabricating semiconductor structures with backside stress layers |
| US8187983B2 (en) * | 2009-04-16 | 2012-05-29 | Micron Technology, Inc. | Methods for fabricating semiconductor components using thinning and back side laser processing |
| CN102130036B (zh) * | 2010-01-12 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构制作方法 |
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| CN111312813A (zh) * | 2018-12-11 | 2020-06-19 | 上海先进半导体制造股份有限公司 | 一种功率器件及其制备方法、应用 |
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| CN117198862A (zh) * | 2023-11-03 | 2023-12-08 | 粤芯半导体技术股份有限公司 | 改善分立器件翘曲度的方法 |
Citations (1)
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|---|---|---|---|---|
| JPH03171726A (ja) * | 1989-11-30 | 1991-07-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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|---|---|---|---|---|
| US5212111A (en) * | 1992-04-22 | 1993-05-18 | Micron Technology, Inc. | Local-oxidation of silicon (LOCOS) process using ceramic barrier layer |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171726A (ja) * | 1989-11-30 | 1991-07-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020083132A (ko) * | 2001-04-25 | 2002-11-01 | 닛뽕덴끼 가부시끼가이샤 | 반도체 장치의 제조 방법 |
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