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KR100244271B1 - 반도체소자 구조 및 제조방법 - Google Patents

반도체소자 구조 및 제조방법 Download PDF

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KR100244271B1
KR100244271B1 KR1019970017321A KR19970017321A KR100244271B1 KR 100244271 B1 KR100244271 B1 KR 100244271B1 KR 1019970017321 A KR1019970017321 A KR 1019970017321A KR 19970017321 A KR19970017321 A KR 19970017321A KR 100244271 B1 KR100244271 B1 KR 100244271B1
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Abstract

본 발명은 비트라인의 저항을 감소시켜 소자의 스피드특성을 개선시키고 접합 캐패시턴스를 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자 구조 및 제조방법을 제공하기 위한 것으로서 기판과, 상기 기판의 소정영역에 형성되는 트렌치와, 리세스를 갖고 상기 트렌치 하면에 형성된 절연층과, 상기 트렌치내의 절연층상에 형성되는 폴리실리콘층과, 상기 폴리실리콘층 양측의 반도체기판에 형성되는 소오스/드레인영역 그리고 상기 반도체기판상에 형성되는 게이트를 포함하여 구성되고 본 발명의 반도체소자 제조방법은 반도체기판의 소정부분에 트렌치를 형성하는 공정, 트렌치내에 불순물이 도핑된 제 1 폴리실리콘층을 형성하는 공정, 상기 제 1 폴리실리콘층으로부터 불순물을 확산시켜 상기 트렌치의 양측에 소오스/드레인영역을 형성하는 공정, 전면에 제 2 폴리실리콘층을 형성한 후 패터닝하여 게이트를 형성하는 공정을 포함하여 이루어진다.

Description

반도체소자 구조 및 제조방법{semiconductor device and method for manufacturing the same}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 소자의 소오스/드레인을 폴리실리콘을 이용하여 공정초기에 형성함으로써 비트라인의 저항감소 및 접합 캐패시턴스를 최소화하여 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체소자 구조 및 제조방법에 관한 것이다.
일반적으로 플래쉬 이이피롬(FLASH EEPROM)셀이나, 마스크 롬(MASK ROM)의 셀에서 사용중인 베리드 N+(Burird N+)(이하, BN+층 이라 칭함)는 버츄얼 그라운드(Virtual Ground)가 가능하고 콘택(contack)의 수를 감소시킴으로서 칩 사이즈를 감소시키는 잇점이 있다.
이러한 BN+층을 사용하는 소자들은 대부분 공정의 마지막단계에서 소오스영역과 드레인영역을 형성한다.
이하, 종래 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 1c는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체기판(11) 또는 P-웰상에 포토레지스트(13)를 도포한다.
여기서 상기 포토레지스트(13)대신에 절연막을 증착한 후 절연막상에 포토레지스트를 도포하는 공정이 가능하다.
도 1b에 도시한 바와같이 BN+층이 형성될 영역의 포토레지스트(13)를 노광 및 현상공정으로 오픈시켜 반도체기판(11)을 소정부분 노출시킨다.
상기 오픈된 포토레지스트(13)를 마스크로 이용하여 노출된 반도체기판(11)에 고농도의 N+불순물을 이온주입한다.
그리고 도 1c에 도시한 바와같이 상기 포토레지스트(13)를 제거한 후 열처리공정을 수행하면 반도체기판(11)상에 게이트산화막(15)이 성장함과 동시에 BN+층(17)이 형성된다.
여기서, 상기 BN+층(17)은 소자의 소오스 및 드레인영역으로 사용된다.
그리고 상기 BN+층(17)상에는 게이트산화막(15)이 두껍게 성장되는데 이는 하부의 BN+층의 불순물 농도가 크기 때문이다.
이와같은 종래 반도체소자 제조방법에 따르면 소오스/드레인영역을 소자의 공정초기에 형성하고 수직방향으로 게이트전극을 형성하므로서 버츄얼 그라운드를 가능하게 할 뿐만 아니라 셀(cell)내 콘택의 수를 최소화시켜 칩의 면적을 감소시키는데 효과적이다.
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, BN+층에 연결된 비트라인은 BN+층의 저항으로 인하여 비트라인에 인가되는 전압이 감소된다.
둘째, BN+층과 반도체기판과의 접합면적이 증가하여 반도체기판과의 접합면에 접합 캐패시턴스가 증가하게 되어 소자의 스피드를 저하시킨다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서 BN+층을 불순물이 도핑된 폴리실리콘으로 대체하여 이를 소오스/드레인으로 사용하므로 비트라인의 저항을 감소시키고 접합 캐패시턴스를 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1c는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명에 따른 반도체소자의 구조단면도
도 3a 내지 3j는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 19 : 패드산화막
21 : 제 1 절연막 23 : 트렌치
25 : 제 2 절연막 27 : 측벽
29 : 제 1 폴리실리콘 31 : 게이트절연막
33 : 플로팅게이트 35 : 인터폴리 절연막
37 : 컨트롤게이트용 폴리실리콘 39 : 제 5 절연층
41 : 소거게이트용 폴리실리콘
상기의 목적을 달성하기 위한 본 발명의 반도체소자 구조는 기판과, 기판의 소정영역에 형성되는 트렌치와, 리세스를 갖고 트렌치 하면에 형성된 절연층과, 트렌치내의 절연층상에 형성되는 폴리실리콘층과, 폴리실리콘층 양측의 반도체기판에 형성되는 소오스/드레인영역 그리고 반도체기판상에 형성되는 게이트를 포함하여 구성되고 본 발명의 반도체소자 제조방법은 반도체기판의 소정부분에 트렌치를 형성하는 공정, 트렌치내에 불순물이 도핑된 제 1 폴리실리콘을 형성하는 공정, 제 1 폴리실리콘으로부터 불순물을 확산시켜 트렌치의 양측에 소오스/드레인영역을 형성하는 공정, 전면에 제 2 폴리실리콘을 증착한 후 패터닝하여 게이트를 형성하는 공정을 포함하여 이루어진다.
먼저, 본 발명은 BN+층을 폴리실리콘으로 사용함으로서 비트라인의 저항을 감소시키고 반도체기판과 BN+층으로 사용되는 폴리실리콘과의 접합면을 최소화하여 접합 캐패시턴스를 감소시키고자 하였다.
이러한 본 발명은 플래쉬(flash)메모리나 마스크 롬(Mask ROM) 또는 EEPROM과 같은 고속의 특성을 요하는 반도체소자에서 광범위하게 적용할 수 있다.
이하, 본 발명의 반도체소자 구조 및 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체소자의 구조단면도이다.
도 2에 도시한 바와같이 본 발명의 반도체소자는 기판과, 기판의 소정영역에 형성되는 트렌치와, 트렌치의 하면에 리세스를 갖는 절연층과, 트렌치내의 절연층상에 형성되는 폴리실리콘층과, 폴리실리콘층 양측의 반도체기판에 형성되는 소오스/드레인영역 그리고 반도체기판상에 형성되는 게이트를 포함하여 구성된다.
여기서, 게이트와 폴리실리콘층의 사이에는 절연막이 개재되어 있다.
그리고 상기 절연막의 두께는 폴리실리콘층이 형성된 부위와 그 이외의 부위가 서로 다르다.
즉, 폴리실리콘층은 불순물이 도핑되어 있으므로 절연막 형성을 위해 활성화시키면 폴리실리콘층이 형성되지 않은 부위보다 활성화 정도가 크므로 절연막의 두께도 다른 부위에 비해 더 두껍게 형성된다.
이와같은 본 발명의 반도체소자 제조방법은 다음과 같다.
참고적으로 본 발명은 플래쉬 EEPROM을 일예로 하여 반도체소자 제조방법을 설명하기로 한다.
도 3a 내지 3j는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와같이 반도체기판(11)상에 패드산화막(19)을 성장시킨 후 전면에 제 1 절연층(21)을 형성한다.
이때 상기 제 1 절연층(21)은 실리콘질화막, 산화막, 감광막중 어느 하나를 사용한다.
제 1 절연층(21)상에 포토레지스트를 도포한 후 노광 및 현상공정을 이용하여 BN+층이 형성될 부분의 반도체기판(11)이 노출되도록 포토레지스트를 패터닝한다.
이어, 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제 1 절연층(21), 패드산화막(19) 그리고 반도체기판(11)을 소정깊이까지 제거하여 트렌치(23)를 형성한다.
도 3b에 도시한 바와같이 패터닝된 포토레지스트를 제거하고 상기 트렌치(23)를 포함한 전면에 제 2 절연층(25)을 형성한다.
여기서, 상기 제 2 절연층(25)은 후공정에서 형성될 폴리실리콘과 반도체기판(11)과의 접합면적을 최소화하여 접합 캐패시턴스를 감소시키기 위한 것으로서 화학적기상증착법으로 증착한다.
그리고 도 3c에 도시한 바와같이 에치백공정을 이용하여 상기 트렌치(23)내에 제 2 절연층(25)을 일정깊이로 채운다.
이때 제 2 절연층(25)을 반도체기판(11)과 동일높이까지 채우지 않는것은 후공정에서 BN+층으로 사용될 폴리실리콘으로 나머지를 채우기 위한 것이다.
이어서, 도 3d에 도시한 바와같이 상기 트렌치(23)내에 소정깊이까지 채워진 제 2 절연층(25)을 포함한 전면에 제 3 절연층을 증착한 후 에치백하여 상기 트렌치(23)의 측면과 패드산화막의 측면 그리고 제 1 절연층(21)의 측면에 측벽(27)을 형성한다.
이어, 상기 측벽(27)을 마스크로 이용한 식각공정으로 제 2 절연층(25)을 소정깊이로 식각하여 리세스를 갖는 제 2 절연층(25)을 형성한다.
여기서, 상기 제 2 절연층(25)을 소정깊이로 식각하여 리세스를 형성하는 것은 후공정에서 형성될 폴리실리콘과 반도체기판(11)과의 접합면적을 최소화함과 동시에 폴리실리콘으로부터 확산될 불순물의 양을 최대화하기 위한 것이다.
이어, 도 3e에 도시한 바와같이 상기 측벽(27)과 제 1 절연층(21)을 제거한 후 노출된 제 2 절연층(25)을 포함한 전면에 제 1 폴리실리콘층(29)을 형성한다.
여기서 상기 제 1 폴리실리콘층(29)은 고농도의 불순물이 도핑된 도프트(doped) 폴리실리콘이다.
그리고 도 3f에 도시한 바와같이 상기 반도체기판(11)상측의 제 1 폴리실리콘(29)과 패드산화막(19)을 제거하여 반도체기판(11)표면내에 제 2 절연층(25)과 제 1 폴리실리콘(29)을 매립한다.
이때 상기 제 1 폴리실리콘층(29)과 패드산화막(19)과의 식각비를 고려하여 제 1 폴리실리콘층(29)의 증착두께를 결정하므로 반도체기판(11)의 표면까지 폴리실리콘을 식각하는데는 아무런 문제가 없다.
도 3g에 도시한 바와같이 상기 반도체기판(11)전면에 게이트절연막(31)을 성장시킨다.
여기서, 제 1 폴리실리콘층(29)이 매립된 부분의 게이트절연막(31)의 두께는 그 이외부분의 게이트절연막(29)보다 더 두껍게 성장된다.
이는 상기 제 1 폴리실리콘층(29)이 고농도의 불순물을 함유하고 있으므로 열처리공정시 불순물의 확산이 활발하게 일어나기 때문이다.
상기와 같이 열처리공정을 수행하면 상기 제 1 폴리실리콘층(29)의 양측으로 불순물이 확산되어 소오스영역(S)과 드레인영역(D)이 형성된다.
이어, 도 3h에 도시한 바와같이 상기 게이트절연막(31)상에 제 2 폴리실리콘층을 증착한 후 선택적으로 제거하여 반도체기판(11)상의 소정부분에 복수개의 플로팅게이트(33)를 형성한다.
상기 플로팅게이트(33)전면에 제 4 절연층(35)을 형성한 후 상기 제 4 절연층(35)상에 컨트롤게이트용 제 3 폴리실리콘층(37)을 형성한다.
여기서 상기 제 4 절연층(35)은 인터폴리절연막으로서 상기 플로팅게이트(33)와 제 3 폴리실리콘층(37)과의 전기적절연을 위해 사용한다.
이어서, 도 3i에 도시한 바와같이 상기 컨트롤게이트용 제 3 폴리실리콘층(37)상에 제 5 절연층(39)을 형성한다.
이때 상기 제 5 절연층(39)은 고온저압유전체막(HLD :High temperature Low pressure Dieletric)이다.
이후, 도 3j에 도시한 바와같이 상기 제 5 절연층(39)상에 소거게이트용 제 4 폴리실리콘층(41)을 증착하면 본 발명의 반도체소자 제조공정이 완료된다.
이상 상술한 바와같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.
첫째, 비트라인과 연결되는 BN+층을 폴리실리콘으로 사용하여 비트라인의 저항을 감소시키고 이로인해 비트라인에 인가되는 전압의 감소를 방지한다.
둘째, 확산에 의한 BN+층이 형성되는 것이 아니라 불순물이 도핑된 폴리실리콘에 의해 형성되므로 반도체기판과의 접합면적이 감소하여 접합 캐패시턴스를 최소화하므로 소자의 스피드를 향상시킨다.

Claims (15)

  1. 기판;
    상기 기판의 소정영역에 형성되는 트렌치;
    트렌치 하면에 형성된 리세스된 절연층;
    상기 트렌치내 상기 절연층상에 형성되는 도프트 폴리실리콘층;
    상기 도프트 폴리실리콘층 양측의 기판내에 형성되는 소오스/드레인 영역 그리고
    상기 기판상에 게이트 절연막을 개재하여 형성되는 게이트전극을 포함하여 구성되는 것을 특징으로 하는 반도체소자 구조.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연막의 두께는 폴리실리콘층이 형성된 부위가 그 이외의 부위보다 더 두꺼운 것을 특징으로 하는 반도체소자 구조.
  4. 제 1 항에 있어서,
    상기 게이트전극상에 유전체층을 개재하여 컨트롤게이트가 더 구비되는 것을 특징으로 하는 반도체소자 구조.
  5. 반도체 기판의 소정부분에 트렌치를 형성하는 공정;
    상기 트렌치 하면에 리세스를 갖는 절연층을 형성하는 공정;
    상기 절연층상에 불순물이 도핑된 제 1 폴리실리콘을 형성하는 공정;
    상기 제 1 폴리실리콘으로부터 불순물을 확산시켜 상기 제 1 폴리실리콘 양측의 기판내에 소오스/드레인 영역을 형성하는 공정;
    전면에 제 2 폴리실리콘을 증착한 후 패터닝하여 게이트전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 폴리실리콘의 하부에 절연막을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 5 항에 있어서,
    상기 트렌치 하면에 리세스된 절연층을 형성하는 공정은
    상기 트렌치의 하면에 절연층을 형성하는 공정과,
    상기 트렌치의 측면에 절연측벽을 형성하는 공정과,
    상기 측벽을 마스크로 상기 절연층을 식각하여 리세스를 형성하는 공정과,
    상기 측벽을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  13. 삭제
  14. 제 5 항에 있어서,
    상기 게이트 전극을 형성하는 공정은
    상기 게이트절연막위에 플로팅게이트를 형성하는 공정과,
    상기 플로팅게이트위에 유전체층을 형성하는 공정과,
    상기 유전체층위에 컨트롤게이트를 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 5 항에 있어서,
    상기 게이트 절연막은 상기 제 1 폴리실리콘층상에 형성된 게이트 절연막의 두께가 상기 기판상에 형성되는 게이트절연막의 두께보다 더 두껍게 성장되는 것을 특징으로 하는 반도체소자 제조방법.
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