KR100241876B1

KR100241876B1 - Matching device between local area network and asynchronous transmission mode network

Info

Publication number: KR100241876B1
Application number: KR1019960071719A
Authority: KR
Inventors: 문병철
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 2000-02-01
Anticipated expiration: 2016-12-24
Also published as: KR19980052700A

Abstract

본 발명은 근거리통신망과 비동기전송모드망간을 정합시키기 위한 장치에 관한 것이다. 이러한 본 발명에 따른 정합장치는, 근거리통신망에 접속되는 근거리통신망 제어부와, 비동기전송모드망에 접속되어 비동기전송모드적응계층(AAL)처리를 행하는 처리부를 구비하며, 이들을 통해 근거리통신망과 비동기전송모드망간의 정합을 이루도록 하는 장치에 있어서, 망간의 정합에 따라 송수신되어 처리되는 패킷 데이터의 전송로로 사용되며, 상기 근거리통신망 제어부 및 상기 처리부, 그리고 상기 근거리통신망 제어부와 상기 처리부의 정합을 제어하는 중앙처리장치를 마스터로 하는 로컬버스와, 상기 로컬버스 마스터들의 공유메모리로 사용되는 패킷메모리와, 상기 근거리통신망 제어부의 상기 패킷메모리 억세스 동작에 따라 상기 중앙 처리장치와 상기 로컬버스 간에 전송되는 패킷데이터를 임시 저장하는 버퍼와, 상기 중앙처리장치의 상기 패킷메모리 억세스에 따라 상기 근거리통신망 제어부와 상기 비동기통신망 처리부의 로컬버스 사용 여부를 중재하는 로컬버스 중재기를 더 구비하고 있음을 특징으로 한다.The present invention relates to an apparatus for matching between a local area network and an asynchronous transmission mode network. The matching device according to the present invention includes a local area network control unit connected to a local area network, and a processing unit connected to an asynchronous transmission mode network to perform asynchronous transmission mode adaptation layer (AAL) processing, thereby providing a local area network and an asynchronous transmission mode. An apparatus for achieving matching between networks, the apparatus being used as a transmission path for packet data to be transmitted and received according to the matching between networks, the central control unit for controlling the local area network control unit and the processing unit, and the local area network control unit and the processing unit. A local bus having a processing unit as a master, a packet memory used as a shared memory of the local bus masters, and packet data transmitted between the central processing unit and the local bus according to the packet memory access operation of the local area network controller. A buffer for temporarily storing and of the CPU The apparatus may further include a local bus arbiter for arbitrating whether the local area network controller and the asynchronous communication network processor use the local bus according to the packet memory access.

Description

Matching device between local area network and asynchronous transmission mode network

본 발명은 근거리통신망과 광대역종합정보통신망간을 정합시키는 장치에 관한 것으로, 특히 근거리통신망과 비동기전송모드망간의 정합장치에 관한 것이다.The present invention relates to a device for matching between a local area network and a broadband integrated information communication network, and more particularly, to a matching device between a local area network and an asynchronous transmission mode network.

일반적으로 근거리통신망(Local Area Network: 이하 “LAN”이라 칭함)과 광대역종합정보통신망(Broadband Intergrated Services Digital Network: 이하 “BISDN”이라 칭함)간에는 이들을 서로 정합시켜주는 망정합장치가 접속된다. 이러한 망정합장치로 단독형의 LAN B-TA(LAN BISDN-Terminal Adaptor)가 있다.In general, a network matching device is connected between a local area network (hereinafter referred to as "LAN") and a broadband intergrated services digital network (hereinafter referred to as "BISDN"). Such a network matching device is a standalone LAN B-TA (LAN BISDN-Terminal Adapter).

제1도는 전형적인 LAN과 BISDN(대표적으로 비동기전송모드망(Asynchronous Transfer Mode망): 이하 “ATM망”이라 칭함)의 정합장치인 단독형의 LAN B-TA의 구성을 보여주는 도면으로, 이 정합장치는 VME버스를 백플레인버스(backplane bus)로 사용하는 것을 특징으로 하고 있다.1 is a diagram showing the configuration of a standalone LAN B-TA, which is a matching device between a typical LAN and a BISDN (typically called an Asynchronous Transfer Mode network: hereinafter referred to as an “ATM network”). Is characterized by the use of the VME bus as a backplane bus.

제1도를 참조하여 LAN에서 비동기전송모드(Asynchronous Transfer Mode: 이하 “ATM”이라 칭함)망으로 LAN패킷(packet)이 이동하는 과정을 살펴보면 다음과 같다. LAN제어부 104로 LAN패킷이 들어오면 상기 LAN제어부 104는 이를 시스템메모리 102에 쌓아 놓는다. 다음에 CPU(Central Processing Unit) 100은 LAN패킷중 헤더(header)를 ATM망의 프로토콜(protocol)에 맞는 헤더로 변환한 다음, 이 패킷을 VME버스를 통하여 패킷메모리(packet memory) 110에 쌓아 놓는다. 그 다음에 AAL(ATM Adaptation Layer)처리부 112는 상기 패킷메모리 110에 쌓아 놓은 패킷을 AAL계층처리한 후 ATM망으로 내보낸다. 한편 ATM망에서 들어오는 LAN패킷을 LAN으로 보내는 과정은 위에서 설명한 과정의 역순으로 이루어진다.Referring to FIG. 1, a process of moving a LAN packet from an LAN to an asynchronous transfer mode (hereinafter referred to as “ATM”) network is as follows. When the LAN packet enters the LAN controller 104, the LAN controller 104 stacks the LAN packet in the system memory 102. The central processing unit (CPU) 100 then converts the headers of the LAN packets into headers that conform to the protocol of the ATM network, and then stacks these packets in packet memory 110 via the VME bus. . Next, the AAL (ATM Adaptation Layer) processing unit 112 processes the packets stacked in the packet memory 110 to the ATM network after AAL layer processing. Meanwhile, the process of sending LAN packet from ATM network to LAN is performed in the reverse order of the above process.

상기와 같이 단독형의 LAN B-TA는 LAN패킷이 들어오면 시스템메모리 102에 쌓아놓고 헤더를 처리한 후에 VME버스를 통해 패킷메모리 110에 다시 복사(copy)하여야만 한다. 이 과정에서 유의할 점은 CPU 100과 LAN제어부 104의 버스가 분리되지 않기 때문에 LAN제어부 104가 시스템메모리 102를 억세스(access)할 때 CPU 100은 동작 싸이클(cycle)을 멈추고 있어야 한다는 문제점이 있다.As described above, when a LAN packet comes in, a standalone LAN B-TA must be stacked in the system memory 102, the header is processed, and then copied back to the packet memory 110 through the VME bus. Note that in this process, since the buses of the CPU 100 and the LAN controller 104 are not separated, the CPU 100 must stop the operation cycle when the LAN controller 104 accesses the system memory 102.

따라서 본 발명의 목적은 LAN과 ATM망간을 정합시키는 장치에서 패킷을 효율적으로 사용하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for efficiently using packets in an apparatus for matching LAN and ATM networks.

본 발명의 다른 목적은 LAN과 ATM망간을 정합하는 장치의 성능을 향상시키는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for improving the performance of a device for matching between a LAN and an ATM network.

본 발명의 다른 목적은 LAN과 ATM망간을 정합하는 장치에서 CPU의 동작이 멈추지 않도록 처리하는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus for processing a CPU so that the operation of the CPU does not stop in a device for matching LAN and ATM networks.

본 발명의 다른 목적은 LAN과 ATM망간을 정합하는 장치에서 시스템메모리에서 패킷메모리로 복사하는 동작을 처리하지 않는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus which does not process an operation of copying from a system memory to a packet memory in a device that matches a LAN and an ATM network.

이러한 목적들을 달성하기 위해 본 발명에서는, 근거리통신망에 접속되는 근거리통신망 제어부와, 비동기전송모드망에 접속되어 비동기전송모드적응계층(AAL)처리를 행하는 처리부를 구비하며, 이들을 통해 근거리통신망과 비동기전송모드망간의 정합을 이루도록 하는 장치에 있어서, 망간의 정합에 따라 송수신되어 처리되는 패킷 데이터의 전송로로 사용되며, 상기 근거리통신망 제어부 및 상기 처리부, 그리고 상기 근거리통신망 제어부의 상기 패킷메모리 억세스 동작에 따라 상기 중앙처리장치와 상기 로컬버스 간에 전송되는 패킷데이터를 임시 저장하는 버퍼와, 상기 중앙처리장치의 상기 패킷메모리 억세스에 따라 상기 근거리통신망 제어부와 상기 비동기통신망 처리부의 로컬버스 사용 여부를 중재하는 로컬버스 중재기를 더 구비하고 있음을 특징으로 한다.In order to achieve these objects, the present invention includes a local area network control unit connected to a local area network, and a processing unit connected to an asynchronous transmission mode network to perform asynchronous transmission mode adaptation layer (AAL) processing, through which the local area network and asynchronous transmission are provided. An apparatus for matching between mode networks, the apparatus being used as a transmission path for packet data that is transmitted and received according to the matching between networks, and according to the packet memory access operation of the local area network controller, the processing unit, and the local area network controller. A buffer for temporarily storing packet data transmitted between the central processing unit and the local bus, and a local bus that arbitrates whether to use the local bus of the local area network controller and the asynchronous communication network processor according to the packet memory access of the central processing unit. Have more arbitrators It is characterized by.

제1도는 종래 기술에 따른 근거리통신망과 비동기전송망간의 정합장치의 구성을 보여주는 도면.1 is a view showing the configuration of a matching device between a local area network and an asynchronous transmission network according to the prior art.

제2도는 본 발명에 따른 근거리통신망과 비동기전송망간의 정합장치의 구성을 보여주는 도면.2 is a view showing the configuration of a matching device between a local area network and an asynchronous transmission network according to the present invention.

제3도는 제2도에 도시된 정합장치의 구체적인 실시예를 보여주는 도면.3 is a view showing a specific embodiment of the matching device shown in FIG.

제4도는 제3도에 도시된 중재기의 구성을 보다 상세하게 보여주는 도면.4 is a view showing in more detail the configuration of the arbiter shown in FIG.

제5도는 본 발명에 따른 중재기가 로컬버스에 대한 중앙처리장치의 사용권을 중재하는 처리흐름을 보여주는 도면.5 is a diagram illustrating a processing flow in which an arbitrator according to the present invention arbitrates the use of a central processing unit for a local bus.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의내려진 용어들로서 이는 사용자 또는 칩설계자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 명세서 전반에 걸치 내용을 토대로 내려져야 할 것이다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used as much as possible even if displayed on different drawings. In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In addition, the terms to be described below are terms defined in consideration of functions in the present invention, which may vary according to the intention or custom of the user or chip designer, and the definitions should be made based on the contents throughout the present specification.

제2도는 본 발명에 따른 LAN과 ATM망간을 정합하는 장치의 구성을 보여주는 도면으로, 다음과 같은 특징을 갖는다는 사실을 밝혀두는 바이다.2 is a view showing the configuration of a device for matching between a LAN and an ATM network according to the present invention.

첫째, 본 발명은 LAN제어부 104가 시스템메모리를 억세스할 때 CPU가 멈추어 있지 않도록 처리하기 위해 제2도에 도시된 바와 같이 CPU 100과 PM버스의 사이가 버퍼 108을 통해 분리되도록 하고 있다. 둘째, 본 발명은 VME버스와 같은 시스템 백플레인 버스를 사용하는 대신에 로컬버스를 사용함으로써 제1도에 도시된 단독형의 LAN B-TA와 같이 시스템메모리 102에서 패킷메모리 110으로 패킷을 복사하는 과정이 일어나지 않도록 하고 있다. 셋째, 본 발명은 제2도에 도시된 바와 같이 PM버스의 마스터(master)로서 LAN제어부 104와, AAL처리부 112와, CPU 100의 3종류가 있고, 이 3종류의 버스마스터가 패킷메모리 110을 공유메모리(shared memory)로 사용하고 있다. 넷째, 본 발명은 CPU 100이 패킷메모리 110을 억세스하기 위해서는 LAN제어부 104나 AAL처리부 112가 PM버스를 사용하고 있는지(즉, 패킷메모리 110을 억세스하고 있는지)를 확인하는 과정을 거쳐야 하기 때문에 이들간의 중재역할을 위한 중재기(Aarbiter) 120을 두고 있으며, CPU 100이 LAN패킷의 헤더를 처리하기 위하여 패킷메모리 110을 억세스 할 필요가 있을 때에는 제5도에 도시된 바와 같은 알고리즘을 사용하도록 하고 있다.First, the present invention allows the CPU 100 and the PM bus to be separated through the buffer 108 as shown in FIG. 2 in order to prevent the CPU from stopping when the LAN controller 104 accesses the system memory. Secondly, the present invention uses a local bus instead of a system backplane bus such as a VME bus to copy packets from the system memory 102 to the packet memory 110, such as the standalone LAN B-TA shown in FIG. Do not let this happen. Third, in the present invention, as shown in FIG. 2, there are three types of masters of the PM bus: LAN control unit 104, AAL processing unit 112, and CPU 100. It is used as shared memory. Fourth, in order to access the packet memory 110, the CPU 100 must go through the process of checking whether the LAN controller 104 or the AAL processor 112 is using the PM bus (that is, the packet memory 110 is accessed). An Arbiter 120 is provided for the arbitration role, and when the CPU 100 needs to access the packet memory 110 to process the header of the LAN packet, the algorithm shown in FIG. 5 is used.

제3도는 제2도에 도시된 본 발명에 따른 LAN과 ATM망간의 정합장치에 대한 구체적인 실시예를 보여주는 도면이다.3 is a view showing a specific embodiment of a matching device between a LAN and an ATM network according to the present invention shown in FIG.

제2도에서 LAN제어부 104는 제3도에 도시된 바와 같이 2매의 칩인 SONIC-T1 104A, SONIC-T2 104B로 구현된다. 여기서 SONIC-T칩은 미합중국 Transwitch사에서 제조 및 판매되고 있는 칩이다. 상기 LAN제어부 104는 MAC어드레스를 검사하여 유효한 MAC어드레스의 패킷들을 받아 패킷메모리 110에 쌓아놓거나 패킷메모리 110에서 LAN으로 보내는 기능을 한다. AAL처리부 112는 제3도에 도시된 바와 같이 SARA-R칩 112A와 SARA-S칩 112B로 구현된다. 여기서 SARA-R칩 및 SARA-S칩은 미합중국 National Semiconductor사에서 제조 및 판매되고 있는 칩이다. 상기 SARA-R칩은 ATM망으로부터 수신되는 ATM셀의 페이로드(payload)를 리어셈블리(reassembly)하여 패킷메모리 110에 쌓아놓고, 상기 SARA-S칩은 매킷메모리 110에 쌓여있는 PDU(Protocol Data Unit)을 ATM셀 포맷에 맞게 분할(segmentation)하여 ATM망으로 송신한다. 헤더변환부 122는 CPU 100이 패킷메모리 110으로 가져온 LAN의 IP어드레스를 B-ISDN에 맞도록 헤더에 대한 변환처리를 행한다. 그리고 미 설명한 패킷메모리 110은 SRAM(Static Random Access Memory)로 구현된다.In FIG. 2, the LAN controller 104 is implemented with two chips, SONIC-T1 104A and SONIC-T2 104B, as shown in FIG. The SONIC-T chip is a chip manufactured and sold by Transwitch of the United States. The LAN controller 104 checks the MAC address and receives packets of the valid MAC address and stacks them in the packet memory 110 or sends them from the packet memory 110 to the LAN. As shown in FIG. 3, the AAL processing unit 112 is implemented with a SARA-R chip 112A and a SARA-S chip 112B. Here, the SARA-R chip and the SARA-S chip are manufactured and sold by National Semiconductor Corporation of the United States. The SARA-R chip reassembles payloads of ATM cells received from an ATM network and stacks them in the packet memory 110, and the SARA-S chip is a PDU (Protocol Data Unit) stacked in the map memory 110. ) Is segmented according to ATM cell format and transmitted to ATM network. The header conversion unit 122 performs a conversion process on the header so that the IP address of the LAN brought by the CPU 100 to the packet memory 110 conforms to the B-ISDN. The undescribed packet memory 110 is implemented as a static random access memory (SRAM).

상기 제2도 및 제3도에 도시된 바와 같이 구성되는 본 발명에 따른 정합장치는 전술한 바와 같이 패킷메모리 110을 억세스하기 위한 3종류의 PM버스에 대한 마스터가 있다. 즉, CPU 100과, LAN제어부 104와, AAL처리부 112가 PM버스에 대한 마스터가 된다. 그러므로 CPU 100이 패킷메모리 100에서 헤더변환부 122로 패킷헤더를 넘겨 주기 위해서는(즉, CPU 100가 PM버스를 잡기 위해서는) LAN제어부 104나 AAL처리부 112가 PM버스를 잡고 있는지 아닌지를 확인하는 과정을 거쳐야 하는데, 이러한 동작을 제4도에 도시된 바와 같이 이루어지는 중재기 120에 의해 수행된다.As shown in FIG. 2 and FIG. 3, the matching device according to the present invention has a master for three types of PM buses for accessing the packet memory 110 as described above. That is, the CPU 100, the LAN control unit 104, and the AAL processing unit 112 become masters for the PM bus. Therefore, in order for the CPU 100 to pass the packet header from the packet memory 100 to the header converting unit 122 (that is, the CPU 100 catches the PM bus), the process of checking whether the LAN control unit 104 or the AAL processing unit 112 holds the PM bus is performed. This operation is performed by the arbiter 120, as shown in FIG.

제4도에서 어드레스디코더(Address Decorder) 122는 CPU 100이 특정어드레스를 주면 이를 받아 PMREQON신호와 PRREQOFF신호를 액티브(active)시킨다. PM버스 중재기 124는 PMREQON신호가 액티브되면 LANBGACK0신호와, LANBGACK1와, SPGRTtls호와, RPGRT신호를 모두 보아 모두 버스를 않잡고 있을 때 PMINT신호를 액티브시킨다. 상기 PMREQON신호는 CPU가 PM버스를 잡기 위한 요청신호이고, PMREQOFF신호는 잡고있는 PM버스의 해제를 요청하는 신호이다. LANBGACK0신호, LANBGACK1신호, SPGRT신호, RPGRT신호는 각각 SONIC-T1 104A, SONIC-T2 104B, SARA-S 112B와, SARA-R 112A가 각각 PM버스를 잡고있는지 여부를 알려주는 신호이다. 그리고 PMINT신호를 PM버스중재기 124가 CPU 100에게 PM버스를 잡는 것을 허락하는 일종의 인터럽트신호이다.In FIG. 4, when the CPU 100 gives a specific address, the address decorator 122 activates the PMREQON signal and the PRREQOFF signal. The PM bus arbiter 124 activates the PMINT signal when the PMREQON signal is active and the LANBGACK0 signal, the LANBGACK1, the SPGRTtls, and the RPGRT signal are all held down. The PMREQON signal is a request signal for the CPU to catch the PM bus, and the PMREQOFF signal is a signal for requesting the release of the PM bus. The LANBGACK0 signal, the LANBGACK1 signal, the SPGRT signal, and the RPGRT signal are signals indicating whether the SONIC-T1 104A, SONIC-T2 104B, SARA-S 112B, and SARA-R 112A hold the PM bus, respectively. The PMINT signal is a kind of interrupt signal that allows the PM bus intermediator 124 to catch the PM bus to the CPU 100.

제5도는 CPU 100이 패킷메모리 100을 억세스하는 처리흐름을 보여주는 도면이다. 이러한 처리흐름은 CPU 100이 패킷메모리 100을 억세스할 필요가 있는 경우에 수행되게 된다.5 is a diagram illustrating a processing flow in which the CPU 100 accesses the packet memory 100. This processing flow is performed when the CPU 100 needs to access the packet memory 100.

501단계에서 CPU 100은 특정어드레스(예: 0c0800000h)를 억세스한다. 이에 응답하여 중재기 120의 어드레스디코더 122는 PMREQON신호를 액티브시킨다. 502단계에서 어드레스디코더 122로부터 PMREQON신호를 받은 PM버스중재기 124는 SARA-S 112B, SARA-R 112A, SONIC-T1 104A, SONIC-T2 104B로부터 각각 SPGRT신호, RPGRT신호, LANBGACK0신호, LANBGACK1신호를 수신한 후 이 신호들의 액티브상태를 확인하여 누가 PM버스를 잡고 있는지 여부를 계속 확인한다. 이때 PM버스를 어느 누구도 잡고 있지 않은 것으로 확인되면, 503단계에서 PM버스 중재기 124는 CPU 100에 인터럽트 PMINT를 걸고, CPU 100은 상기 인터럽트 PMINT의 입력에 응답하여 억세스하려고 했던 패킷메모리 110을 억세스 처리한다. CPU 100은 더 이상 패킷메모리 110을 억세스 할 필요가 없으면 504단계에서 잡고있던 PM버스를 풀어주기 위하여 중재기 120에 특정한 어드레스(예: 0c0800008h)를 억세스 한다. 그러면 이에 응답하여 어드레스디코더 122는 PMREQOFF신호를 액티브 시킨다. 이것으로 CPU 100이 패킷메모리 110을 억세스 하는 모든 시퀀스는 종료된다.In step 501, the CPU 100 accesses a specific address (eg, 0c0800000h). In response, the address decoder 122 of the arbiter 120 activates the PMREQON signal. In step 502, the PM bus mediator 124 receiving the PMREQON signal from the address decoder 122 receives the SPGRT signal, the RPGRT signal, the LANBGACK0 signal, and the LANBGACK1 signal from SARA-S 112B, SARA-R 112A, SONIC-T1 104A, and SONIC-T2 104B, respectively. After receipt, the active state of these signals is checked to determine who is holding the PMbus. At this time, if it is determined that no one is holding the PM bus, in step 503, the PM bus arbiter 124 issues an interrupt PMINT to the CPU 100, and the CPU 100 accesses the packet memory 110 that was attempted to access in response to the input of the interrupt PMINT. do. When the CPU 100 no longer needs to access the packet memory 110, the CPU 100 accesses an address (eg 0c0800008h) specific to the arbiter 120 to release the PM bus held in step 504. In response, the address decoder 122 activates the PMREQOFF signal. This completes all sequences in which the CPU 100 accesses the packet memory 110.

상술한 바와 같이 본 발명은 공유메모리를 사용하고 VME버스를 사용하지 않기 때문에 보드간의 패킷메모리를 따로 둘 필요가 없고, 아울러 복사하는 과정이 필요없는 이점이 있다. 또한 CPU를 효율적으로 사용하기 위한 인터럽트방식을 사용하므로 CPU가 패킷메모리를 억세스하기 위하여 멈추지 않고 계속하여 다른 작업을 수행할 수 있는 이점이 있다.As described above, since the present invention uses a shared memory and does not use the VME bus, there is no need for a separate packet memory between boards, and there is no need for a copying process. In addition, the interrupt method for efficiently using the CPU has the advantage that the CPU can continuously perform other tasks without stopping to access the packet memory.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims

A local area network control unit connected to a local area network and a processing unit connected to an asynchronous transmission mode network to perform asynchronous transmission mode adaptation layer (AAL) processing, and the apparatus is adapted to achieve matching between the local area network and the asynchronous transmission mode network. A local bus having a master as a master for controlling the matching of the local area network control unit and the processing unit and the local area network control unit and the processing unit; A buffer for temporarily storing packet data transmitted between the central processing unit and the local bus according to the packet memory access operation of the local area network controller; Depending on the packet memory access of the device A local area network controller and matching device which is characterized that the further comprising a local bus arbitration to mediate the use of the local bus whether or not the asynchronous communication network processing.

The asynchronous transmission mode network or the local area network of claim 1, wherein the header of the packet data on the packet memory connected to the central processing unit and accessed by the central processing unit is input through the processing unit or the local area network control unit. And a header converter for converting the data into a format suitable for transmission over a communication network.

According to claim 1, The arbiter is connected to the central processing unit, if the central processing unit wants to use the local bus checks whether the processing unit and the local area network control unit is using the local bus and And determine not to use and interrupt the central processing unit to determine a license for the local bus.