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KR100239885B1 - Bitline Precharge Circuit in SRAM Devices - Google Patents

Bitline Precharge Circuit in SRAM Devices Download PDF

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KR100239885B1
KR100239885B1 KR1019970000668A KR19970000668A KR100239885B1 KR 100239885 B1 KR100239885 B1 KR 100239885B1 KR 1019970000668 A KR1019970000668 A KR 1019970000668A KR 19970000668 A KR19970000668 A KR 19970000668A KR 100239885 B1 KR100239885 B1 KR 100239885B1
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precharge
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bit line
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스태틱 램던 액세스 메모리(SRAM)의 비트라인 프리챠지 회로에 관한 것으로서, 복수 개의 메모리 셀들로 이루어진 셀 어레이와 상기 셀 어레이에 전기적으로 연결된 복수개의 제 1 비트라인들 및 제 2 비트라인들을 구비한 SRAM 장치의 비트라인 프리챠지 회로에 있어서, 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하는 어드레스 버퍼와; 상기 어드레스 버퍼로부터 출력된 상기 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태가 천이되는 것을 감지하여 소정 폭을 갖는 펄스신호를 출력하는 어드레스 상태 천이 검출부와; 상기 어드레스 상태 천이 검출부로부터 출력된 상기 펄스신호에 응답하여 소정 레벨을 갖는 프리챠지 신호를 출력하되, 상기 펄스신호가 제 1 레벨일 경우 제 2 레벨의 상기 프리챠지 신호를 출력하고 상기 펄스신호가 제 2 레벨일 경우 미리 예정된 지연시간 동안 제 1 전원전압 레벨의 상기 프리챠지 신호를 출력하며, 미리 예정된 상기 지연시간 후 상기 제 1 전원전압 레벨에 비해 소정 레벨 낮은 상기 프리챠지 신호를 출력하는 프리챠지 신호 발생부 및; 상기 프리챠지 신호 발생부로부터 출력된 상기 프리챠지 신호에 응답하여 상기 제 1 및 제 2 비트라인들을 미리 예정된 전압레벨로 각각 프리챠지하는 프리챠지부로 이루어졌다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a bit line precharge circuit of a static random access memory (SRAM), comprising: a cell array consisting of a plurality of memory cells and a plurality of electrically connected to the cell array; A bit line precharge circuit of an SRAM device having a first bit line and a second bit line, comprising: an address buffer which receives an external address signal having a TTL level applied from the outside and converts it into a CMOS level address signal; An address state transition detection unit which receives the address signal output from the address buffer, detects that the state of the address signal is transitioned, and outputs a pulse signal having a predetermined width; And outputs a precharge signal having a predetermined level in response to the pulse signal output from the address state transition detector. When the pulse signal is a first level, the precharge signal of a second level is output and the pulse signal is generated. In the case of 2 levels, the precharge signal of the first power supply voltage level is output for a predetermined delay time, and the precharge signal outputting the precharge signal a predetermined level lower than the first power supply voltage level after the predetermined delay time. A generator; A precharge unit is configured to precharge the first and second bit lines to a predetermined voltage level in response to the precharge signal output from the precharge signal generator.

Description

SRAM 장치의 비트라인 프리챠지 회로Bitline Precharge Circuit in SRAM Devices

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 스태틱 램던 액세스 메모리(SRAM)의 비트라인 프리챠지 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a bit line precharge circuit of a static random access memory (SRAM).

통상적으로, 비트라인들을 소정 레벨로 프리챠지하기 위해 각 비트라인에는 복수개의 트랜지스터들로 이루어진 프리챠지 수단이 구성되어 있다. SRAM 장치에 있어서, 비트라인을 소정 레벨로 프리챠지하기 위한 상기 프리챠지 수단은 비트라인들에 각각 구성된 펄스 프리챠지 트랜지스터(pulsed precharge transistor)과 스태틱 프리챠지 트랜지스터(static precharge transistor)로 구성되는 것이 전형적인 방식이다. 상기 스태틱 프리챠지 트랜지스터는 소비 전류의 대소와 스피드에 따라 그 크기가 결정되기 때문에 상당히 중요하게 된다. 또한, 롱 사이클 모드시에는 프리챠지 되어있던 비트라인 레벨이 비트라인 누수전류(Leakage current)에 의해 저하되게 된다. 이와같은 비트라인 누수전류는 오동작의 원인이 될 수있기 때문에 스태틱 프리챠지 트랜지스터를 사용하는 것은 필수 불가결하다. 그리고, SRAM 장치의 경우, 상기 프리챠지 트랜지스터들을 동작 모드에 따라 제어하기 위한 프리챠지 신호 발생회로 및 상기 프리챠지 신호 발생회로를 구동시키기 위해 어드레스 버퍼 및 어드레스 상태 천이 검출부를 구비하게 된다.Typically, precharge means composed of a plurality of transistors are configured in each bit line to precharge the bit lines to a predetermined level. In an SRAM device, the precharge means for precharging a bit line to a predetermined level is typically composed of a pulsed precharge transistor and a static precharge transistor respectively configured in the bit lines. That's the way. The static precharge transistor is very important because its size is determined by the magnitude and speed of the current consumption. In the long cycle mode, the precharged bit line level is lowered by the bit line leakage current. Since such bit line leakage current can cause malfunction, it is essential to use a static precharge transistor. In the SRAM device, an address buffer and an address state transition detector are provided to drive a precharge signal generation circuit for controlling the precharge transistors according to an operation mode and the precharge signal generation circuit.

도 1A 내지 도 1C에는 종래 기술에 따른 비트라인 프리챠지 회로를 보여주는 회로도가 도시되어 있다.1A-1C are circuit diagrams illustrating a bit line precharge circuit according to the prior art.

도 1A를 참조하면, 어드레스 버퍼(200)는 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호를 입력받아 이를 CMOS 레벨의 어드레스 신호로 변환하여 출력한다. 그리고, 어드레스 상태 천이 검출부(300)는 상기 어드레스 버퍼(200)로부터 출력되는 소정 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태가 천이되는 것을 검출하여 소정 폭을 갖는 펄스신호(PBLM)를 발생한다.Referring to FIG. 1A, the address buffer 200 receives an external address signal having a TTL level applied from the outside, converts it into a CMOS level address signal, and outputs the converted address signal. The address state transition detector 300 receives a predetermined address signal output from the address buffer 200, detects that the state of the address signal transitions, and generates a pulse signal PBLM having a predetermined width.

도 1B에 도시된 프리챠지 신호 발생부(400)는 도 1A에 도시된 어드레스 상태 천이 검출부(300)로부터 출력되는 펄스신호(PBLM)와 외부로부터 인가되는 제어신호(BSI) 및 기입신호(

Figure kpo00001
)를 입력받아 제 1 및 제 2 프리챠지 신호들(
Figure kpo00002
,
Figure kpo00003
)을 출력한다. 그리고, 상기 프리챠지 신호 발생부는(400)는 제 1 및 제 2 낸드 게이트(G1, G2)로 이루어졌다. 상기 제 1 낸드 게이트(G1)는 로우 레벨(low level)의 상기 기입신호(
Figure kpo00004
)와 하이 레벨(high level)의 상기 제어신호(BSI)에 의해 하이 레벨의 상기 제 1 프리챠지 신호(
Figure kpo00005
)를 출력한다.The precharge signal generator 400 shown in FIG. 1B includes a pulse signal PBLM output from the address state transition detector 300 shown in FIG. 1A, a control signal BSI and a write signal applied from the outside.
Figure kpo00001
) Receives the first and second precharge signals (
Figure kpo00002
,
Figure kpo00003
) In addition, the precharge signal generator 400 includes first and second NAND gates G1 and G2. The first NAND gate G1 has a low level of the write signal (
Figure kpo00004
) And the first precharge signal at a high level by the control signal BSI at a high level.
Figure kpo00005
)

이와 동시에 어드레스 신호의 천이를 검출한 상기 어드레스 상태 천이 검출부(300)로부터 출력되는 상기 펄스신호(PBLM)와 상기 제어신호(BSI)가 하이 레벨로 활성화될 경우 상기 제 2 낸드 게이트(G2)로부터 로우 레벨의 상기 제 2 프리챠지 신호(

Figure kpo00006
)가 출력된다.At the same time, when the pulse signal PBLM and the control signal BSI, which are output from the address state transition detection unit 300 that detects the transition of the address signal, are activated at a high level, the second NAND gate G2 is turned low. The second precharge signal of the level (
Figure kpo00006
) Is output.

만약, 상기 펄스신호(PBLM)가 로우 레벨로 천이할 경우, 상기 제 1 낸드 게이트(G1)는 하이 레벨의 상기 제 1 프리챠지 신호(

Figure kpo00007
)를 출력한다. 그리고, 상기 제 2 낸드 게이트(G2)는 하이 레벨의 상기 제 2 프리챠지 신호(
Figure kpo00008
)를 출력한다. 상기 기입신호(
Figure kpo00009
)가 하이 레벨로 인가되고 상기 펄스신호(PBLM)가 하이 레벨로 인가될 경우 상기 제 1 낸드 게이트(G1)는 로우 레벨의 상기 제 1 프리챠지 신호(
Figure kpo00010
)를 출력한다. 그리고, 상기 제 2 낸드 게이트(G2)는 로우 레벨의 상기 제 2 프리챠지 신호(
Figure kpo00011
)를 출력한다.If the pulse signal PBLM transitions to a low level, the first NAND gate G1 may have the first precharge signal having a high level.
Figure kpo00007
) In addition, the second NAND gate G2 has the high level of the second precharge signal (
Figure kpo00008
) The write signal (
Figure kpo00009
) Is applied at the high level and the pulse signal PBLM is applied at the high level, the first NAND gate G1 is the first precharge signal at the low level.
Figure kpo00010
) The second NAND gate G2 may have a low level of the second precharge signal (
Figure kpo00011
)

도 1C를 참조하면, 비트라인 프리챠지 수단으로써 상기 제 1 프리챠지 신호(

Figure kpo00012
)에 제어되는 PMOS 트랜지스터들(30, 31)과 상기 제 2 프리챠지 신호(
Figure kpo00013
)에 제어되는 PMOS 트랜지스터들(32, 33, 34)과 비트라인쌍(BL,
Figure kpo00014
)에 각각 챠지되는 전압들에 의해 제어되는 PMOS트랜지스터들(35, 36)로 구성되어 있다. 상기 제 1 프리챠지 신호(
Figure kpo00015
)에 제어되는 상기 PMOS 트랜지스터들(30, 31)은 상기 제 1 프리챠지 신호(
Figure kpo00016
)에 관계없이 소정 전류를 흘려줌으로써 항상 각 비트라인이 플로팅되는 것을 방지하고, 독출 모드에서는 스태틱하게 턴-온되어 각 비트라인을 소정 레벨로 프리챠지한다. 그리고, 상기 제 2 프리챠지 신호(
Figure kpo00017
)에 제어되는 상기 PMOS 트랜지스터들(32, 33)은 어드레스 신호의 천이시 마다 어드레스 상태 천이 검출부(300)로부터 출력되는 펄스신호(PBLM)에 의해 동작된다. 상기 PMOS 트랜지스터(34)는 상기 제 2 프리챠지 신호(
Figure kpo00018
)에 응답하여 소정 레벨로 프리챠지된 상기 비트라인들(BL,
Figure kpo00019
)을 동일한 레벨로 등화(equalizing)한다. 상기 PMOS 트랜지스터들(35, 36)은 비트라인들(BL,
Figure kpo00020
) 사이에 서로 교차 접속(cross-coupled)되어 롱 사이클 모드에서 비트라인 누수 전류에 의한 비트라인 레벨 저하를 보상한다.Referring to FIG. 1C, the first precharge signal (Bitline precharge means)
Figure kpo00012
PMOS transistors 30 and 31 and the second precharge signal
Figure kpo00013
PMOS transistors 32, 33, 34 and bit line pairs BL,
Figure kpo00014
Are composed of PMOS transistors 35 and 36 controlled by voltages charged respectively. The first precharge signal (
Figure kpo00015
The PMOS transistors 30 and 31 controlled by the first precharge signal
Figure kpo00016
By flowing a predetermined current regardless of), each bit line is prevented from floating at all times, and in the read mode, the bit lines are statically turned on to precharge each bit line to a predetermined level. And, the second precharge signal (
Figure kpo00017
Are controlled by the pulse signal PBLM output from the address state transition detection unit 300 at every transition of the address signal. The PMOS transistor 34 has the second precharge signal (
Figure kpo00018
The bit lines BL precharged to a predetermined level in response to
Figure kpo00019
Equalize to the same level. The PMOS transistors 35 and 36 may include bit lines BL,
Figure kpo00020
Are cross-coupled to each other to compensate for bit line level drop caused by bit line leakage current in long cycle mode.

도 2에는 종래 기술에 따른 동작 타이밍도가 도시되어 있다. 이하, 도 1 내지 도 2를 참조하면서, 종래 기술에 따른 프리챠지 동작을 설명하면 다음과 같다.2 is an operation timing diagram according to the prior art. Hereinafter, the precharge operation according to the prior art will be described with reference to FIGS. 1 to 2.

먼저, 기입 동작시 소정 어드레스가 천이되면 이를 감지한 어드레스 상태 천이 검출부(300)는 소정 폭을 갖는 펄스신호(PBLM)를 출력하며, 기입명령(

Figure kpo00021
)은 하이 레벨(high level)에서 로우 레벨(low level)로 천이한다. 이에 의해, 도 1B에 도시된 프리챠지 신호 발생부(400)의 제 2 낸드 게이트(G2)로부터 소정 폭을 갖는 로우 레벨의 펄스신호인 제 2 프리챠지 신호(
Figure kpo00022
)가 출력된다. 이때, 제 1 프리챠지 신호(
Figure kpo00023
)는 제 1 낸드 게이트(G1)를 통해 하이 레벨로 유지된다.First, when a predetermined address is changed during a write operation, the address state transition detector 300 which detects the predetermined address outputs a pulse signal PBLM having a predetermined width, and writes a write command (
Figure kpo00021
) Transitions from a high level to a low level. As a result, the second precharge signal (a low level pulse signal having a predetermined width) from the second NAND gate G2 of the precharge signal generator 400 shown in FIG. 1B (
Figure kpo00022
) Is output. At this time, the first precharge signal (
Figure kpo00023
) Is maintained at a high level through the first NAND gate G1.

따라서, 상기 제 1 및 제 2 프리챠지 신호들(

Figure kpo00024
,
Figure kpo00025
)에 각기 제어되는 프리챠지 트랜지스터들(30 - 34) 중 상기 제 2 프리챠지 신호(
Figure kpo00026
)에 제어되는 PMOS 트랜지스터들(32, 33, 34)만 턴-온되어 비트라인들(
Figure kpo00027
)을 미리 예정된 전압레벨로 프리챠지하고 등화한다. 그리고, 롱 사이클 모드시 비트라인 누수전류에 의해 비트라인 레벨이 저하되면, 각 게이트 단자가 대응되는 비트라인들(BL,
Figure kpo00028
)에 상호 교차 접속된 PMOS 트랜지스터들(35, 36)이 동작하여 비트라인들의 전압레벨을 보상하게 된다.Thus, the first and second precharge signals (
Figure kpo00024
,
Figure kpo00025
The second precharge signal of precharge transistors 30 to 34 respectively controlled by
Figure kpo00026
Only PMOS transistors 32, 33, 34 controlled by < RTI ID = 0.0 >
Figure kpo00027
) Is precharged to the predetermined voltage level and equalized. When the bit line level is lowered due to the bit line leakage current in the long cycle mode, each gate terminal corresponds to the bit lines BL,
Figure kpo00028
PMOS transistors 35 and 36 cross-connected to each other are operated to compensate the voltage levels of the bit lines.

그리고, 독출 동작시 상기 기입명령(

Figure kpo00029
)은 로우 레벨에서 하이 레벨로 천이되고, 어드레스 천이에 따라 상기 어드레스 상태 천이 검출부(300)로부터 소정 폭을 갖는 펄스신호(PBLM)가 출력된다. 이로인해, 상기 제 1 낸드 게이트(G1)로부터 로우 레벨의 상기 제 1 프리챠지 신호(
Figure kpo00030
)가 출력하고, 상기 제 2 낸드 게이트(G2)로부터 하이 레벨의 상기 제 2 프리챠지 신호(
Figure kpo00031
)가 출력된다. 상기 제 1 및 제 2 프리챠지 신호들(
Figure kpo00032
,
Figure kpo00033
)에 제어되는 PMOS 트랜지스터들(30, 31, 32, 33, 34)이 턴-온되어 소정 레벨로 상기 비트라인들(BL,
Figure kpo00034
)을 프리챠지한다.In addition, during the read operation, the write command (
Figure kpo00029
) Transitions from a low level to a high level, and a pulse signal PBLM having a predetermined width is output from the address state transition detection unit 300 according to the address transition. As a result, the first precharge signal having a low level from the first NAND gate G1 (
Figure kpo00030
) Is outputted, and the second precharge signal (high level) from the second NAND gate G2 is generated.
Figure kpo00031
) Is output. The first and second precharge signals (
Figure kpo00032
,
Figure kpo00033
The PMOS transistors 30, 31, 32, 33, and 34 controlled by the PMOS transistors are turned on and the bit lines BL,
Figure kpo00034
Precharge).

그러나, 상술한 바와같은 종래 비트라인 프리챠지 회로에 의하면, 비트라인들(

Figure kpo00035
)을 각 동작 모드에 따라 소정 레벨로 프리챠지하는데 있어서 속도 및 소비전류 등을 고려할 경우 프리챠지 트랜지스터들을 제어하는 것이 복잡해진다. 뿐만아니라, 프리챠지 트랜지스터들에 의해 점유되는 레이 아웃 면적이 커지는 문제점이 생겼다.However, according to the conventional bit line precharge circuit as described above, the bit lines (
Figure kpo00035
Control of the precharge transistors is complicated when considering the speed, current consumption, and the like. In addition, there is a problem in that the layout area occupied by the precharge transistors increases.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 프리챠지용 트랜지스터들의 수를 줄임으로써 레이 아웃 면적을 줄일 수 있는 SRAM 장치의 비트라인 프리챠지 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a bit line precharge circuit of an SRAM device that can reduce the layout area by reducing the number of precharge transistors.

도 1은 종래 기술에 따른 SRAM 장치의 비트라인 프리챠지 회로를 보여주는 회로도;1 is a circuit diagram showing a bit line precharge circuit of an SRAM device according to the prior art;

도 2는 종래 기술에 따른 동작 타이밍도;2 is an operation timing diagram according to the prior art;

도 3은 본 발명에 따른 SRAM 장치의 비트라인 프리챠지 회로의 구성을 보여주는 블록도;3 is a block diagram showing a configuration of a bit line precharge circuit of an SRAM device according to the present invention;

도 4는 본 발명에 따른 동작 타이밍도,4 is an operation timing diagram according to the present invention;

＜도면의 주요 부분에 대한 부호 설명＞<Explanation of symbols on the main parts of the drawing>

100 : 셀 어레이 200 : 어드레스 버퍼100: cell array 200: address buffer

300 : 어드레스 상태 천이 검출부 400 : 프리챠지 신호 발생부300: address state transition detector 400: precharge signal generator

500 : 프리챠지부500: precharge part

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 메모리 셀들로 이루어진 셀 어레이와 상기 셀 어레이에 전기적으로 연결된 복수개의 제 1 비트라인들 및 제 2 비트라인들을 구비한 SRAM 장치의 비트라인 프리챠지 회로에 있어서, 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호를 입력받아, 이를 CMOS 레벨의 어드레스 신호로 변환하는 어드레스 버퍼와; 상기 어드레스 버퍼로부터 출력된 상기 어드레스 신호를 입력받아, 상기 어드레스 신호의 상태가 천이되는 것을 감지하여 소정 폭을 갖는 펄스신호를 출력하는 어드레스 상태 천이 검출부와; 상기 어드레스 상태 천이 검출부로부터 출력된 상기 펄스신호에 응답하여 소정 레벨을 갖는 프리챠지 신호를 출력하되, 상기 펄스신호가 제 1 레벨일 경우 제 2 레벨의 상기 프리챠지 신호를 출력하고 상기 펄스신호가 제 2 레벨일 경우 미리 예정된 지연시간 동안 제 1 전원전압 레벨의 상기 프리챠지 신호를 출력하며, 미리 예정된 상기 지연시간 후 상기 제 1 전원전압 레벨에 비해 소정 레벨 낮은 상기 프리챠지 신호를 출력하는 프리챠지 신호 발생부 및; 상기 제 1 전원전압이 인가되는 제 1 전원단자와 상기 제 1 및 제 2 비트라인들 사이에 채널이 각각 연결되고, 상기 프리챠지 신호가 전달되는 제 1 도전경로에 각 게이트 단자가 연결된 프리챠지 트랜지스터들를 구비하며, 상기 프리챠지 신호 발생부로부터 출력된 상기 프리챠지 신호에 응답하여 상기 제 1 및 제 2 비트라인들을 미리 예정된 전압레벨로 각각 프리챠지하는 프리챠지부를 포함한다.According to an aspect of the present invention for achieving the above object, an SRAM device having a cell array consisting of a plurality of memory cells and a plurality of first bit lines and second bit lines electrically connected to the cell array. A bit line precharge circuit, comprising: an address buffer which receives an external address signal having a TTL level applied from the outside and converts it into a CMOS level address signal; An address state transition detection unit which receives the address signal output from the address buffer, detects that the state of the address signal is transitioned, and outputs a pulse signal having a predetermined width; And outputs a precharge signal having a predetermined level in response to the pulse signal output from the address state transition detector. When the pulse signal is a first level, the precharge signal of a second level is output and the pulse signal is generated. In the case of 2 levels, the precharge signal of the first power supply voltage level is output for a predetermined delay time, and the precharge signal outputting the precharge signal a predetermined level lower than the first power supply voltage level after the predetermined delay time. A generator; A precharge transistor having a channel connected between a first power supply terminal to which the first power supply voltage is applied and the first and second bit lines, and a gate terminal connected to a first conductive path through which the precharge signal is transmitted; And a precharge unit configured to precharge the first and second bit lines to a predetermined voltage level in response to the precharge signal output from the precharge signal generator.

이 실시예에 있어서, 상기 프리챠지 신호 발생부는, 상기 펄스신호를 입력받아, 미리 예정된 시간동안 상기 펄스신호를 지연시켜 출력하는 지연수단과; 상기 어드레스 상태 천이 검출부와 상기 지연수단으로부터 각각 출력된 상기 펄스신호 및 상기 지연신호를 입력받아, 상기 펄스신호가 제 1 레벨일 경우 제 2 레벨로 풀다운된 상기 프리챠지 신호를 출력하고 상기 펄스신호가 제 2 레벨일 경우 제 1 레벨로 풀업된 상기 프리챠지 신호를 출력하되 상기 지연신호에 의한 소정 지연시간 동안 상기 제 1 전원전압 레벨로 풀업된 상기 프리챠지 신호를 출력하되, 상기 지연신호에 의한 소정 지연시간 후 상기 제 1 전원전압 레벨에 비해 소정 레벨 낮은 상기 프리챠지 신호를 출력하는 풀업-다운 수단과; 상기 펄스신호에 응답하여, 상기 풀업-다운 수단으로부터 출력되는 상기 프리챠지 신호의 전압레벨을 조절하는 제어수단으로 구성되는 것을 특징으로 한다.In this embodiment, the precharge signal generating unit comprises: delay means for receiving the pulse signal and delaying and outputting the pulse signal for a predetermined time; The pulse signal and the delay signal output from the address state transition detector and the delay unit are respectively input, and when the pulse signal is a first level, the precharge signal pulled down to a second level is output and the pulse signal is In case of the second level, the precharge signal pulled up to the first level is output, and the precharge signal pulled up to the first power supply voltage level is output for a predetermined delay time due to the delay signal. Pull-up means for outputting said precharge signal a predetermined level lower than said first power supply voltage level after a delay time; And control means for adjusting the voltage level of the precharge signal output from the pull-up means in response to the pulse signal.

이 실시예에 있어서, 상기 지연수단은, 상기 펄스신호가 전달되는 제 2 도전경로와 상기 지연신호가 전달되는 제 3 도전경로 사이에 직렬연결된 제 1 내지 제 3 인버터들로 구성되는 것을 특징으로 한다.In this embodiment, the delay means is characterized in that the first to third inverters are connected in series between the second conductive path through which the pulse signal is transmitted and the third conductive path through which the delay signal is transmitted. .

이 실시예에 있어서, 상기 풀업-다운 수단은, 상기 제 1 전원단자와 노드 1 사이에 채널이 연결되며 상기 제 2 도전경로에 게이트 단자가 연결된 풀업 트랜지스터와; 상기 프리챠지 신호가 전달되는 상기 제 1도전경로와 상기 제 2 전원전압이 인가되는 제 2 전원단자 사이에 채널이 연결되며 상기 제 2 도전경로에 게이트 단자가 연결된 풀다운 트랜지스터와; 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 사이에 채널이 연결되어 있되, 게이트 단자와 소오스 단자가 상기 제 1 도전경로에 공통 연결된 로드 트랜지스터; 상기 노드 1과 상기 제 1 도전경로 사이에 채널이 연결되며, 상기 제 3 도전경로에 게이트 단자가 연결된 바이패스 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the pull-up means comprises: a pull-up transistor having a channel connected between the first power terminal and node 1 and a gate terminal connected to the second conductive path; A pull-down transistor having a channel connected between the first conductive path through which the precharge signal is transmitted and a second power terminal to which the second power voltage is applied, and a gate terminal connected to the second conductive path; A load transistor having a channel connected between the pull-up transistor and the pull-down transistor, wherein a gate terminal and a source terminal are commonly connected to the first conductive path; A channel is connected between the node 1 and the first conductive path, and a bypass transistor having a gate terminal connected to the third conductive path.

이 실시예에 있어서, 상기 풀업 트랜지스터, 로드 트랜지스터, 그리고 바이패스 트랜지스터는, 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the pull-up transistor, the load transistor, and the bypass transistor are characterized in that the configuration of the p-channel MOS transistors.

이 실시예에 있어서, 상기 풀다운 트랜지스터는, 증가형 n채널 MOS 트랜지스터로 구성되는 것을 특징으로 한다.In this embodiment, the pull-down transistor is characterized by consisting of an incremental n-channel MOS transistor.

이 실시예에 있어서, 상기 제어수단은, 상기 펄스신호의 위상을 반전시켜 출력하는 제 4 인버터와; 상기 제 4 인버터의 출력단자에 각 게이트 단자가 연결되며, 상기 제 1 도전경로와 상기 제 2 전원단자 사이에 각 채널이 직렬연결된 증가형 n채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the control means includes: a fourth inverter for inverting and outputting a phase of the pulse signal; Each gate terminal is connected to an output terminal of the fourth inverter, and each channel is configured as an incremental n-channel MOS transistor in which each channel is connected between the first conductive path and the second power terminal.

이 실시예에 있어서, 상기 프리챠지부는; 상기 제 1 전원전압이 인가되는 제 1 전원단자와, 상기 제 1 전원단자와 상기 제 1 및 제 2 비트라인들 사이에 채널이 각각 연결되고, 상기 프리챠지 신호가 전달되는 제 1 도전경로에 각 게이트 단자가 연결된 프리챠지 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the precharge unit; A first power terminal to which the first power voltage is applied; a channel is connected between the first power terminal and the first and second bit lines, respectively; and a first conductive path to which the precharge signal is transmitted. Characterized in that the gate terminal is composed of precharge transistors connected.

이 실시예에 있어서, 상기 프리챠지 트랜지스터들은, 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.In this embodiment, the precharge transistors are configured as incremental p-channel MOS transistors.

이와같은 회로에 의해서, 프리챠지 트랜지스터의 게이트 전압을 제어함으로써 비트라인 프리챠지에 필요한 트랜지스터를 하나로 구성하였다. 이로써, 프리챠지 트랜지스터에 의해 점유되는 레이아웃 면적을 줄임으로써 고집적화를 실현할 수 있다.By such a circuit, by controlling the gate voltage of the precharge transistor, a transistor necessary for bit line precharge is configured as one. As a result, high integration can be realized by reducing the layout area occupied by the precharge transistor.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.Reference will be made in detail below with reference to FIGS. 3 to 4 according to an embodiment of the present invention.

도 3에는 본 발명의 바람직한 실시예에 따른 SRAM 장치의 비트라인 프리챠지 회로의 구성을 보여주는 블록도가 도시되어 있다.3 is a block diagram illustrating a configuration of a bit line precharge circuit of an SRAM device according to a preferred embodiment of the present invention.

도 3를 참조하면, 복수 개의 메모리 셀들(MC)로 이루어진 셀 어레이(100)와 상기 셀 어레이(100)에 전기적으로 연결된 복수개의 제 1 비트라인들(BL) 및 제 2 비트라인들(

Figure kpo00036
)을 구비한 본 발명에 따른 SRAM 장치의 비트라인 프리챠지 회로는 어드레스 버퍼(200), 어드레스 상태 천이 검출부(300), 프리챠지 신호 발생부(400), 그리고 프리챠지부(500)로 구성되어 있다. 상기 어드레스 버퍼(200)는 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호(Ai)(여기서, i는 양의 정수)를 입력받아, 이를 CMOS 레벨의 어드레스 신호(XAi)로 변환한다. 상기 어드레스 상태 천이 검출부(300)는 상기 어드레스 버퍼(200)로부터 출력된 상기 어드레스 신호(XAi)를 입력받아, 상기 어드레스 신호(XAi)의 상태가 천이되는 것을 감지하여 소정 폭을 갖는 펄스신호(PBL)를 출력한다.3, a cell array 100 including a plurality of memory cells MC, a plurality of first bit lines BL and second bit lines electrically connected to the cell array 100.
Figure kpo00036
The bit line precharge circuit of the SRAM device according to the present invention includes an address buffer 200, an address state transition detector 300, a precharge signal generator 400, and a precharge unit 500. have. The address buffer 200 receives an external address signal Ai (where i is a positive integer) having a TTL level applied from the outside and converts it into a CMOS level address signal XAi. The address state transition detector 300 receives the address signal XAi output from the address buffer 200, senses that the state of the address signal XAi is transitioned, and has a pulse signal PBL having a predetermined width. )

상기 프리챠지 신호 발생부(400)는 상기 어드레스 상태 천이 검출부(300)로부터 출력된 상기 펄스신호(PBL)에 응답하여 소정 레벨을 갖는 프리챠지 신호(

Figure kpo00037
)를 출력한다. 즉, 상기 펄스신호(PBL)가 하이 레벨일 경우 로우 레벨의 상기 프리챠지 신호(
Figure kpo00038
)를 출력한다. 그리고 상기 펄스신호(PBL)가 로우 레벨일 경우 미리 예정된 지연시간 동안 전원전압(Vcc) 레벨의 상기 프리챠지 신호(
Figure kpo00039
)를 출력하며, 미리 예정된 상기 지연시간 후 상기 전원전압(Vcc)에 비해 소정 레벨(Vt) 낮은 상기 프리챠지 신호(
Figure kpo00040
)를 출력한다.The precharge signal generator 400 may include a precharge signal having a predetermined level in response to the pulse signal PBL output from the address state transition detector 300.
Figure kpo00037
) That is, when the pulse signal PBL is at the high level, the precharge signal at the low level (
Figure kpo00038
) When the pulse signal PBL is at a low level, the precharge signal having a power supply voltage Vcc level for a predetermined delay time (
Figure kpo00039
And the precharge signal (Vt) lower than the power supply voltage (Vcc) after the predetermined delay time.
Figure kpo00040
)

그리고, 상기 프리챠지 신호 발생부(400)는 지연수단(420), 풀업-다운 수단(440), 그리고 제어수단(460)으로 구성되어 있다. 상기 지연수단(420)은 상기 펄스신호(PBL)를 입력받아 미리 예정된 시간동안 상기 펄스신호(PBL)를 지연시켜 출력하며, 복수개의 인버터들(13, 14, 15)로 이루어졌다. 상기 풀업-다운 수단(440)은 상기 어드레스 상태 천이 검출부(300)와 상기 지연수단(420)으로부터 각각 출력된 상기 펄스신호(PBL) 및 상기 지연신호(PBLD)를 각각 입력받아 동작한다.The precharge signal generator 400 includes a delay means 420, a pull up-down means 440, and a control means 460. The delay means 420 receives the pulse signal PBL, delays the pulse signal PBL for a predetermined time, and outputs the delayed signal BL, and includes a plurality of inverters 13, 14, and 15. The pull-down means 440 operates by receiving the pulse signal PBL and the delay signal PBLD respectively output from the address state transition detector 300 and the delay means 420.

즉, 상기 펄스신호(PBL)가 하이 레벨일 경우 로우 레벨로 풀다운된 상기 프리챠지 신호(

Figure kpo00041
)를 출력한다. 상기 펄스신호(PBL)가 로우 레벨일 경우 상기 지연신호(PBLD)에 의한 지연시간 동안 상기 전원전압(Vcc) 레벨로 풀업된 상기 프리챠지 신호(
Figure kpo00042
)를 출력한다. 그리고, 상기 지연신호(PBLD)에 의한 지연시간 후 상기 전원전압(Vcc) 레벨에 비해 소정 레벨(Vt) 낮은 상기 프리챠지 신호(
Figure kpo00043
)를 출력한다. 상기 풀업-다운 수단(440)은 증가형 PMOS 트랜지스터들(10, 12, 16)과 증가형 NMOS 트랜지스터(11)로 이루어졌다.That is, when the pulse signal PBL is at a high level, the precharge signal pulled down to a low level (
Figure kpo00041
) When the pulse signal PBL is at the low level, the precharge signal pulled up to the power supply voltage Vcc level during the delay time caused by the delay signal PBLD.
Figure kpo00042
) The precharge signal (Vt) lower than the power supply voltage (Vcc) level after the delay time caused by the delay signal (PBLD) (
Figure kpo00043
) The pull-down means 440 consists of incremental PMOS transistors 10, 12, 16 and an incremental NMOS transistor 11.

상기 제어수단(460)은 상기 펄스신호(PBL)에 응답하여, 상기 풀업-다운 수단(440)으로부터 출력되는 상기 프리챠지 신호(

Figure kpo00044
)의 전압레벨을 조절한다. 상기 제어수단(460)은 인버터(I1)와 복수개의 증가형 NMOS 트랜지스터들(18, 19, 20)로 이루어졌다. 상기 프리챠지부(500)는 상기 프리챠지 신호 발생부(400)로부터 출력된 상기 프리챠지 신호(
Figure kpo00045
)에 응답하여 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00046
)을 미리 예정된 전압레벨로 각각 프리챠지한다. 그리고, 상기 프리챠지부(500)는 상기 전원전압(Vcc)이 인가되는 전원단자(1)와 상기 제 1 및 제 2 비트라인들(BL,
Figure kpo00047
) 사이에 채널이 각각 연결되고, 상기 프리챠지 신호(
Figure kpo00048
)가 전달되는 도전경로(L1)에 각 게이트 단자가 연결된 증가형 PMOS 트랜지스터들(21, 22)로 이루어졌다.The control means 460 is a precharge signal output from the pull-up means 440 in response to the pulse signal PBL.
Figure kpo00044
Adjust the voltage level. The control means 460 consists of an inverter I1 and a plurality of incremental NMOS transistors 18, 19, and 20. The precharge unit 500 may include the precharge signal output from the precharge signal generator 400.
Figure kpo00045
In response to the first and second bit lines BL,
Figure kpo00046
Precharge each to a predetermined voltage level. The precharge unit 500 includes a power supply terminal 1 to which the power supply voltage Vcc is applied and the first and second bit lines BL,
Figure kpo00047
Channels are connected to each other, and the precharge signal (
Figure kpo00048
) Is made up of the incremental PMOS transistors 21 and 22 connected to the gate terminals of the conductive path L1 through which is transmitted.

도 4에는 본 발명에 따른 동작 타이밍도 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 비트라인 프리챠지 동작을 설명하면 다음과 같다.4 also shows the operation timing according to the invention. 3 to 4, the bit line precharge operation according to the present invention will be described.

본 발명에 따른 비트라인 프리챠지 회로는 비트라인들(

Figure kpo00049
)에 각각 대응되는 프리챠지 트랜지스터(21, 22)를 사용하여 기입 및 독출 동작시에 동일한 레벨로 각 비트라인(
Figure kpo00050
)을 프리챠지할 수 있도록 구현되었다. 먼저, 어드레스 버퍼(200)로부터 출력되는 어드레스 신호(XAi)(여기서, i는 양의 정수)가, 도 4에 도시된 바와같이, 천이할 경우 이를 감지한 어드레스 상태 천이 검출부(300)는 소정 폭을 갖는 하이 레벨(high level)의 펄스신호(PBL)를 출력한다. 프리챠지 신호 발생부(400)는 상기 펄스신호(PBL)에 의해 풀업-다운 수단(440)의 풀다운 트랜지스터(11)가 턴-온되어 로우 레벨(low level)의 프리챠지 신호(
Figure kpo00051
)를 출력한다. 상기 로우 레벨의 프리챠지 신호(
Figure kpo00052
)에 제어되는 프리챠지부(500)의 PMOS 트랜지스터들(21, 22)이 턴-온되어 대응되는 각 비트라인(
Figure kpo00053
)을 소정 전압레벨(VCC)로 프리챠지한다.The bit line precharge circuit according to the present invention is a bit line (
Figure kpo00049
By using the precharge transistors 21 and 22 respectively corresponding to the respective bit lines at the same level during the write and read operations,
Figure kpo00050
Implemented to precharge). First, when the address signal XAi (where i is a positive integer) outputted from the address buffer 200 transitions, as shown in FIG. A high level pulse signal PBL is outputted. The precharge signal generator 400 turns on the pull-down transistor 11 of the pull-up means 440 by the pulse signal PBL so that a low level precharge signal (
Figure kpo00051
) The low level precharge signal (
Figure kpo00052
PMOS transistors 21 and 22 of the precharge unit 500 controlled by the &lt; RTI ID = 0.0 &gt;
Figure kpo00053
) Is precharged to a predetermined voltage level VCC.

이와 동시에 하이 레벨의 상기 펄스신호(PBL)를 입력받은 지연수단(420)은 미리 예정된 시간만큼 상기 펄스신호(PBL)를 지연시킨 로우 레벨의 지연신호(PBLD)를 출력한다. 그리고, 상기 풀업-다운 수단(440)의 바이패스 트랜지스터(16)는 상기 로우 레벨의 지연신호(PBLD)에 의해 턴-온된다. 그리고, 하이 레벨의 상기 펄스신호(PBL)에 의해 제어수단(460)은 비 활성화된다. 이때, 도 4에 도시된 바와같이, 상기 펄스신호(PBL)가 하이 레벨에서 로우 레벨로 천이되며, 로우 레벨의 상기 펄스신호(PBL)에 의해 상기 풀업-다운 수단(440)의 풀업 트랜지스터(10)가 턴-온된다.At the same time, the delay means 420 receiving the high level pulse signal PBL outputs a low level delay signal PBLD in which the pulse signal PBL is delayed for a predetermined time. The bypass transistor 16 of the pull-up means 440 is turned on by the low level delay signal PBLD. The control means 460 is deactivated by the pulse signal PBL at the high level. At this time, as shown in FIG. 4, the pulse signal PBL transitions from a high level to a low level, and the pull-up transistor 10 of the pull-up-down means 440 is caused by the low-level pulse signal PBL. ) Is turned on.

이와 동시에 상기 펄스신호(PBL)가 로우 레벨로 천이되는 반면, 도 4에 도시된 바와같이, 상기 지연신호(PBLD)는 미리 예정된 지연 시간만큼 계속 로우 레벨로 유지된다. 이로써, 상기 풀업 및 바이패스 트랜지스터들(10, 16)을 통해 제 1 도전경로(L1)로 전원전압(VCC)이 전달된다. 결국, 상기 프리챠지 신호(

Figure kpo00054
)는 접지전압 레벨에서 전원전압 레벨로 풀업된다. 이에 따라, 상기 프리챠지부(500)의 PMOS 트랜지스터들(21, 22)이 턴-오프되며 각 비트라인(
Figure kpo00055
)은, 도 4에 도시된 바와같이, 강하게 디벨러프된다. 그리고, 소정 지연시간 후 상기 지연신호(PBLD)는 로우 레벨에서 하이 레벨로 천이되며, 이에 따라 상기 바이패스 트랜지스터(16)가 턴-오프된다.At the same time, while the pulse signal PBL transitions to a low level, as shown in FIG. 4, the delay signal PBLD remains at a low level for a predetermined delay time. As a result, the power supply voltage VCC is transferred to the first conductive path L1 through the pull-up and bypass transistors 10 and 16. Finally, the precharge signal (
Figure kpo00054
) Is pulled up from the ground voltage level to the supply voltage level. Accordingly, the PMOS transistors 21 and 22 of the precharge unit 500 are turned off and each bit line (
Figure kpo00055
) Is strongly developed, as shown in FIG. 4. After a predetermined delay time, the delay signal PBLD transitions from a low level to a high level, thereby turning off the bypass transistor 16.

그리고, 소정 지연시간 후 로드 트랜지스터(12)에 의해 상기 프리챠지 신호(

Figure kpo00056
)는 전원전압 레벨에서 문턱전압(Vth)만큼 감압된 전압레벨로 다운된다. 롱 사이클 모드에서 비트라인 레벨이 비트라인 누수전류에 의해 저하될 경우, (VCC-Vth)(여기서, 상기 Vth는 로드 트랜지스터의 문턱전압)의 전압레벨을 갖는 상기 프리챠지 신호(
Figure kpo00057
)에 의해 비트라인 레벨이 보강된다. 그리고, 상기 펄스신호(PBL)가 로우 레벨로 천이될 경우 제어수단(460)의 NMOS 트랜지스터들(18 - 20)이 턴-온되어 상기 프리챠지 신호(
Figure kpo00058
)의 전압레벨을 미리 예정된 전압레벨로 조절할 수 있다. 즉, 상기 제어수단(460)의 NMOS 트랜지스터들(18 - 20)을 조절함으로써 상기 비트라인들(
Figure kpo00059
)에 각각 프리챠지되는 전압레벨을 조정할 수 있다.After the predetermined delay time, the precharge signal is generated by the load transistor 12.
Figure kpo00056
) Is reduced to a voltage level reduced by the threshold voltage Vth at the power supply voltage level. In the long cycle mode, when the bit line level is lowered by the bit line leakage current, the precharge signal having the voltage level of (VCC-Vth), where Vth is the threshold voltage of the load transistor.
Figure kpo00057
Bitline level is enhanced by In addition, when the pulse signal PBL transitions to a low level, the NMOS transistors 18-20 of the control unit 460 are turned on and the precharge signal (
Figure kpo00058
) Can be adjusted to a predetermined voltage level. That is, by adjusting the NMOS transistors 18-20 of the control means 460, the bit lines (
Figure kpo00059
You can adjust the voltage level precharged at

상기한 바와같이, 본 발명에 따른 프리챠지 신호 발생부를 통해 프리챠지 트랜지스터의 게이트 전압을 조절함으로써 원하는 레벨의 비트라인 프리챠지 레벨을 하나의 프리챠지 트랜지스터를 통해 조정할 수 있게 되었다. 이로써, 프리챠지 트랜지스터에 의해 점유되는 레이아웃 면적을 줄일 수 있게 되었다.As described above, by adjusting the gate voltage of the precharge transistor through the precharge signal generator according to the present invention, it is possible to adjust the bit line precharge level of a desired level through one precharge transistor. As a result, the layout area occupied by the precharge transistor can be reduced.

Claims (9)

복수 개의 메모리 셀들(MC)로 이루어진 셀 어레이(100)와 상기 셀 어레이(100)에 전기적으로 연결된 복수개의 제 1 비트라인들(BL) 및 제 2 비트라인들(
Figure kpo00060
)을 구비한 SRAM 장치의 비트라인 프리챠지 회로에 있어서, 외부로부터 인가되는 TTL 레벨의 외부 어드레스 신호(Ai)(여기서, i는 양의 정수)를 입력받아, 이를 CMOS 레벨의 어드레스 신호(XAi)로 변환하는 어드레스 버퍼(200)와; 상기 어드레스 버퍼(200)로부터 출력된 상기 어드레스 신호(XAi)를 입력받아, 상기 어드레스 신호(XAi)의 상태가 천이되는 것을 감지하여 소정 폭을 갖는 펄스신호(PBL)를 출력하는 어드레스 상태 천이 검출부(300)와; 상기 어드레스 상태 천이 검출부(300)로부터 출력된 상기 펄스신호(PBL)에 응답하여 소정 레벨을 갖는 프리챠지 신호(
Figure kpo00061
)를 출력하되, 상기 펄스신호(PBL)가 제 1 레벨일 경우 제 2 레벨의 상기 프리챠지 신호(
Figure kpo00062
)를 출력하고 상기 펄스신호(PBL)가 제 2 레벨일 경우 미리 예정된 지연시간 동안 제 1 전원전압(Vcc) 레벨의 상기 프리챠지 신호(
Figure kpo00063
)를 출력하며, 미리 예정된 상기 지연시간 후 상기 제 1 전원전압(Vcc) 레벨에 비해 소정 레벨 낮은 상기 프리챠지 신호(
Figure kpo00064
)를 출력하는 프리챠지 신호 발생부(400) 및; 상기 프리챠지 신호 발생부(400)로부터 출력된 상기 프리챠지 신호(
Figure kpo00065
)에 응답하여 상기 제 1 및 제 2 비트라인들(
Figure kpo00066
)을 미리 예정된 전압레벨로 각각 프리챠지하는 프리챠지부(500)를 포함하는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.A cell array 100 including a plurality of memory cells MC and a plurality of first bit lines BL and second bit lines electrically connected to the cell array 100.
Figure kpo00060
In a bit line precharge circuit of an SRAM device having an external circuit, an external address signal Ai (where i is a positive integer) having a TTL level applied from the outside is input, and this is a CMOS level address signal XAi. An address buffer 200 for converting the data into an address; An address state transition detector configured to receive the address signal XAi output from the address buffer 200, detect the state of the address signal XAi transitioning, and output a pulse signal PBL having a predetermined width ( 300); A precharge signal having a predetermined level in response to the pulse signal PBL output from the address state transition detection unit 300 (
Figure kpo00061
) And output the precharge signal of the second level when the pulse signal PBL is the first level.
Figure kpo00062
) And the precharge signal of the first power supply voltage Vcc level for a predetermined delay time when the pulse signal PBL is the second level.
Figure kpo00063
) And the precharge signal (a predetermined level lower than the level of the first power voltage Vcc) after the predetermined delay time.
Figure kpo00064
A precharge signal generator 400 for outputting; The precharge signal output from the precharge signal generator 400
Figure kpo00065
In response to the first and second bit lines (
Figure kpo00066
And a precharge unit (500) for precharging the respective pre-charges at a predetermined voltage level. 제 1 항에 있어서, 상기 프리챠지 신호 발생부(400)는; 상기 펄스신호(PBL)를 입력받아, 미리 예정된 시간동안 상기 펄스신호(PBL)를 지연시켜 출력하는 지연수단(420)과, 상기 어드레스 상태 천이 검출부(300)와 상기 지연수단(420)으로부터 각각 출력된 상기 펄스신호(PBL) 및 상기 지연신호(PBLD)를 입력받아, 상기 펄스신호(PBL)가 제 1 레벨일 경우 제 2 레벨로 풀다운된 상기 프리챠지 신호(
Figure kpo00067
)를 출력하고 상기 펄스신호(PBL)가 제 2 레벨일 경우 상기 지연신호(PBLD)에 의한 소정 지연시간 동안 상기 제 1 전원전압(Vcc) 레벨로 풀업된 상기 프리챠지 신호(
Figure kpo00068
)를 출력하되, 상기 지연신호(PBLD)에 의한 소정 지연시간 후 상기 제 1 전원전압(Vcc) 레벨에 비해 소정 레벨 낮은 상기 프리챠지 신호(
Figure kpo00069
)를 출력하는 풀업-다운 수단(440)과, 상기 펄스 신호(PBL)에 응답하여, 상기 풀업-다운 수단(440)으로부터 출력되는 상기 프리챠지 신호(
Figure kpo00070
)의 전압레벨을 조절하는 제어수단(460)으로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 1, wherein the precharge signal generator 400; A delay unit 420 for receiving the pulse signal PBL and delaying the pulse signal PBL for a predetermined time and outputting the delay signal 420 and the address state transition detector 300 and the delay unit 420, respectively; The precharge signal pulled down to the second level when the pulse signal PBL is input to the first signal and the pulse signal PBL is the first level.
Figure kpo00067
When the pulse signal PBL is at the second level, the precharge signal pulled up to the first power supply voltage Vcc level for a predetermined delay time by the delay signal PBLD.
Figure kpo00068
) Is output, but after the predetermined delay time due to the delay signal PBLD, the precharge signal lower than the level of the first power voltage Vcc
Figure kpo00069
) And a pre-charge signal output from the pull-up means 440 in response to the pulse signal PBL.
Figure kpo00070
A bit line precharge circuit of an SRAM device, characterized in that it comprises a control means (460) for adjusting the voltage level. 제 2 항에 있어서, 상기 지연수단(420)은; 상기 펄스신호(PBL)가 전달되는 제 2 도전경로(L2)와 상기 지연신호(PBLD)가 전달되는 제 3 도전경로(L3) 사이에 직렬연결된 제 1 내지 제 3 인버터들(13, 14, 15)로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 2, wherein the delay means (420); First to third inverters 13, 14, and 15 connected in series between a second conductive path L2 through which the pulse signal PBL is transmitted and a third conductive path L3 through which the delay signal PBLD is transmitted. And a bit line precharge circuit of an SRAM device. 제 2 항에 있어서, 상기 풀업-다운 수단(440)은; 상기 제 1 전원단자(1)와 노드 1 사이에 채널이 연결되며 상기 제 2 도전경로(L2)에 게이트 단자가 연결된 풀업 트랜지스터(10)와, 상기 프리챠지 신호(
Figure kpo00071
)가 전달되는 상기 제 1도전경로(L1)와 상기 제 2 전원전압(VSS)이 인가되는 제 2 전원단자(2) 사이에 채널이 연결되며 상기 제 2 도전경로(L2)에 게이트 단자가 연결된 풀다운 트랜지스터(11)와, 상기 풀업 트랜지스터(10)와 상기 풀다운 트랜지스터(11) 사이에 채널이 연결되어 있되, 게이트 단자와 소오스 단자가 상기 제 1 도전경로(L1)에 공통 연결된 로드 트랜지스터(12)와, 상기 노드 1과 상기 제 1 도전경로(L1) 사이에 채널이 연결되며, 상기 제 3 도전경로(L3)에 게이트 단자가 연결된 바이패스 트랜지스터(16)로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.3. The apparatus of claim 2, wherein said pull-down means (440); A pull-up transistor 10 having a channel connected between the first power supply terminal 1 and node 1 and a gate terminal connected to the second conductive path L2, and the precharge signal (
Figure kpo00071
) Is connected between the first conductive path (L1) to which the transfer) and the second power supply terminal (2) to which the second power supply voltage (VSS) is applied, and the gate terminal is connected to the second conductive path (L2). A load transistor 12 having a channel connected between the pull-down transistor 11 and the pull-up transistor 10 and the pull-down transistor 11, the gate terminal and the source terminal of which are commonly connected to the first conductive path L1. And a bypass transistor 16 having a channel connected between the node 1 and the first conductive path L1 and a gate terminal connected to the third conductive path L3. Bit line precharge circuit. 제 4 항에 있어서, 상기 풀업 트랜지스터(10), 로드 트랜지스터(12), 그리고 바이패스 트랜지스터(16)는; 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 4, wherein the pull-up transistor (10), load transistor (12), and bypass transistor (16); A bit line precharge circuit in an SRAM device, characterized in that it consists of incremental p-channel MOS transistors. 제 4 항에 있어서, 상기 풀다운 트랜지스터(11)는; 증가형 n채널 MOS 트랜지스터로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 4, wherein the pull-down transistor (11); A bit line precharge circuit of an SRAM device, characterized by comprising an incremental n-channel MOS transistor. 제 2 항에 있어서, 상기 제어수단(460)은; 상기 펄스신호(PBL)의 위상을 반전시켜 출력하는 제 4 인버터(17)와, 상기 제 4 인버터(17)의 출력단자에 각 게이트 단자가 연결되며, 상기 제 1 도전경로(L1)와 상기 제 2 전원단자(2) 사이에 각 채널이 직렬연결된 증가형 n채널 MOS 트랜지스터들(18, 19, 20)로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 2, wherein the control means (460); A fourth inverter 17 for inverting and outputting the phase of the pulse signal PBL and a gate terminal are connected to an output terminal of the fourth inverter 17, and the first conductive path L1 and the first conductive path L1 are connected to each other. A bit line precharge circuit of an SRAM device, characterized in that each channel is composed of incremental n-channel MOS transistors (18, 19, 20) connected in series between a power supply terminal (2). 제 1 항에 있어서, 상기 프리챠지부(500)는; 상기 제 1 전원전압(VCC)이 인가되는 제 1 전원단자(1)와, 상기 제 1 전원단자(1)와 상기 제 1 및 제 2 비트라인들(
Figure kpo00072
) 사이에 채널이 각각 연결되고, 상기 프리챠지 신호(
Figure kpo00073
)가 전달되는 제 1 도전경로(L1)에 각 게이트 단자가 연결된 프리챠지 트랜지스터들(21, 22)로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 1, wherein the precharge unit 500; A first power supply terminal 1 to which the first power supply voltage VCC is applied, the first power supply terminal 1, and the first and second bit lines
Figure kpo00072
Channels are connected to each other, and the precharge signal (
Figure kpo00073
A bit line precharge circuit of an SRAM device, characterized in that it comprises precharge transistors (21, 22), each gate terminal of which is connected to a first conductive path (L1) through which () is transmitted. 제 8 항에 있어서, 상기 프리챠지 트랜지스터들(21, 22)은; 증가형 p채널 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 SRAM 장치의 비트라인 프리챠지 회로.The method of claim 8, wherein the precharge transistors (21, 22); A bit line precharge circuit in an SRAM device, characterized in that it consists of incremental p-channel MOS transistors.
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