KR100239404B1

KR100239404B1 - 디램(dram) 및 그의 셀 어레이방법

Info

Publication number: KR100239404B1
Application number: KR1019960031664A
Authority: KR
Inventors: 이창재; 양원석; 박공희
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-07-31
Filing date: 1996-07-31
Publication date: 2000-01-15
Anticipated expiration: 2016-07-31
Also published as: DE19724222B4; US5959321A; JP3629123B2; US6156601A; DE19724222A1; JPH1074906A

Abstract

본 발명은 디램 및 그의 셀 어레이에 관한 것으로 반도체 기판내에 형성되고 제1불순물영역을 갖는 제1영역과 제3불순물영역을 갖는 제2영역 및 제1영역과 제2영역 사이에 위치하고 제2불순물영역을 갖는 벤트영역을 포함하는 액티브영역; 제1불순물영역과 제2불순물영역 사이에 걸쳐서 형성된 제1워드라인; 제2불순물영역과 제3불순물영역 사이에 걸쳐서 형성된 제2워드라인; 반도체 기판과 워드라인상에 형성되고 제1불순물영역상에서 제1콘택홀을 제2불순물영역상에서 제2콘택홀을 제3불순물영역상에서 제3콘택홀을 갖는 절연층; 제2콘택홀을 통해 제2불순물영역과 전기적으로 연결되고 벤트영역상에서 워드라인들과 교차되도록 연장되는 비트라인; 제1콘택홀을 통해 제1불순물영역과 전기적으로 연결되고 제1영역의 상측에 육각형의 평면을 갖고 형성되는 제1커패시터; 제3콘택홀을 통해 제3불순물영역과 전기적으로 연결되고 제2영역의 상측에 육각형의 평면을 갖고 형성되고 육각형의 한면이 제1커패시터의 육각형의 한면과 제2콘택홀을 사이에 두고 서로 평행하게 배열된 제2커패시터를 포함하여 구성된다.

Description

디램(DRAM) 및 그의 셀 어레이방법

본 발명은 디램(DRAM)에 관한 것으로, 특히 디램의 셀 어레이에 관한 것이다.

일반적으로 반도체 DRAM 소자의 집적화에 따라 고집적화에 유리한 많은 종류의 셀 어레이(array)에 관한 레이아웃(layout) 및 그 구조가 제안되었다.

즉, 16M DRAM급까지는 CUB(Capacitor Under Bit Line)구조가 적용되었지만 64M DRAM급 이후부터는 COB(Capacitor Over Bit Line) 구조로 전환되고 있다.

도 1은 종래 CUB(Capacitor Under Bit Line) 구조의 셀 어레이를 보여주는 레이아웃도 및 구조단면도이다.

도 1에 도시된 바와 같이 기판(1)위에 나란히 일렬로 형성되는 게이트 라인(2)과, 기판(1)에 콘택되고 게이트 라인(2)사이에 걸쳐서 형성되는 노드(node)전극(3)과, 노드 전극(3)위에 형성되는 플레이트(plate) 전극(4)과, 기판(1)에 콘택되고 커패시터 영역위에 게이트 라인(2)에 수직하도록 일방향으로 형성되는 비트 라인(5)과, 비트라인(5)위에 게이트 라인(2)과 동일한 방향으로 형성되는 워드 라인(6)으로 이루어진다.

즉, 노드 전극(3)과 플레이트 전극(4)으로 이루어진 커패시터 영역위에 비트 라인(5)이 형성된 구조이다.

이와 같은 CUB 구조의 경우에는 고집적 DRAM에서 필요한 고용량의 커패시터를 얻기 위해서는 커패시터의 높이를 높게 형성해야 한다.

그러나, 커패시터의 높이를 높임으로써 비트 라인(5) 콘택홀의 개구율(aspect ratio)이 커지게 된다.

그러므로 콘택홀의 전도층 채움(filling)과 비트 라인(5)을 패터닝할때 기술적으로 많은 어려움이 나타난다.

따라서 64M DRAM급의 소자에서는 새로운 셀 어레이 및 레이아웃이 요구되었다.

도 2는 종래 COB(Capacitor Over Bit Line)구조의 셀 어레이를 보여주는 레이아웃도 및 구조단면도이다.

도 2에 도시된 바와 같이 기판(10)위에 나란히 일렬로 형성되는 게이트 라인(11)과, 기판(10)에 콘택되고 게이트 라인(11)에 수직하도록 일방향으로 형성되는 비트라인(12)과, 기판(11)에 콘택되고 게이트 라인(11) 사이에 걸쳐 형성되는 직사각형 모양의 노드 전극(13)과, 노드 전극(13)위에 형성되는 플레이트(plate) 전극(14)으로 이루어진다.

이와 같은 COB 구조는 비트 라인(12)을 커패시터가 형성되기 전에 형성함으로써 비트 라인(12)의 영역까지 커패시터 영역으로 이용할 수 있도록 하였다.

또한, 비트 라인(12)이 커패시터보다 먼저 형성되므로 고용량을 위해 커패시터의 높이를 증가시켜도 비트 라인(12) 콘택홀의 개구율(aspect ratio)이 증가되지 않는 특징이 있다.

즉, COB 구조를 갖는 셀 어레이 방식은 비트 라인위의 유효 면적을 커패시터 영역으로 사용할 수 있고 커패시터의 높이를 증가시켜 커패시터의 유효 면적을 증가시킬 수 있어 64M DRAM 및 256M DRAM등에 사용되어 왔다.

COB 구조를 갖는 셀 어레이 방식에서는 다음과 같은 문제점이 있었다.

첫째, 차세대 디바이스인 1G DRAM급 이상에서는 셀의 유효면적이 극도로 줄어들게 되므로 커패시터의 유효 면적을 넓히는 기술로는 양산성을 갖는 DRAM소자를 제조할 수 없게 되었다.

둘째, 직사각형 모양의 전극으로 배열되므로 패턴을 형성할때 패턴의 심한 축소(shrinkage)현상으로 캐패시터 전극 영역이 실제의 설계값보다 크게 줄어든다.

셋째, 비트 라인과 비트라인 사이의 간격이 좁기 때문에 비트 라인의 기생 정전 용량(capacitance)이 커진다.

그러므로 메모리 셀 설계시 요구되는 일정 수준의 셀 커패시터의 정전 용량(C_S)/비트 라인의 기생 정전 용량(C_B)의 값을 유지하기 위하여 높은 셀 커패시터의 정전 용량이 요구되므로 고집적 소자에는 부적합하다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 높은 유전율과 높은 신뢰성을 갖는 DRAM소자를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 스피드가 향상된 DRAM 소자를 제공하는데 있다.

제1도는 종래 CUB(Capacitor Under Bit Line) 구조의 셀 어레이를 보여주는 평면도 및 구조단면도.

제2도는 종래 COB(Capacitor Over Bit Line) 구조의 셀 어레이를 보여주는 평면도 및 구조단면도.

제3a도는 본 발명 디램의 구성요소들의 어레이를 보여주는 평면도.

제3b도는 제3a도의 A-A' 선상의 구조단면도.

제4도는 본 발명 디램의 셀 어레이를 보여주는 평면도.

제5도는 커패시터 노드전극의 형태에 따른 패터닝시 패턴의 왜곡현상을 보여주는 평면도.

〈도면의 주요부분에 대한 부호의 설명〉

20, 40 : 기판 21, 41 : 제1영역

22, 42 : 제2영역 23, 43 : 벤트영역

24, 44 : 액티브영역 25, 45 : 제1워드라인

26, 46 : 제2워드라인 27, 47 : 제1콘택홀

28, 48 : 제2콘택홀 29, 49 : 제3콘택홀

30, 50 : 절연층 31, 51 : 비트라인

32, 52 : 제1커패시터 33, 53 : 제2커패시터

이와 같은 목적을 달성하기 위하여, 본 발명의 디램은 반도체 기판; 반도체 기판내에 형성되고 제1불순물영역을 갖는 제1영역과 제3불순물영역을 갖는 제2영역 및 제1영역과 제2영역 사이에 위치하고 제2불순물영역을 갖는 벤트영역을 포함하는 액티브영역; 제1불순물영역과 제2불순물영역 사이에 걸쳐서 형성된 제1워드라인; 제2불순물영역과 제3불순물영역 사이에 걸쳐서 형성된 제2워드라인; 반도체 기판과 워드라인상에 형성되고 제1불순물영역상에서 제1콘택홀을 제2불순물영역상에서 제2콘택홀을 제3불순물영역상에서 제3콘택홀을 갖는 절연층; 제2콘택홀을 통해 제2불순물영역과 전기적으로 연결되고 상기 벤트 영역상에서 상기 워드라인들과 교차되도록 연장되는 비트라인; 제1콘택홀을 통해 제1불순물영역과 전기적으로 연결되고 상기 제1영역의 상측에 육각형의 평면을 갖고 형성되는 제1커패시터; 제3콘택홀을 통해 제3불순물영역과 전기적으로 연결되고 상기 제2영역의 상측에 육각형의 평면을 갖고 형성되고 육각형의 한면이 제1커패시터의 육각형의 한면과 제2콘택홀을 사이에 두고 서로 평행하게 배열된 제2커패시터를 포함하여 구성된다.

그리고 본 발명 디램의 셀 어레이 방법은 제1불순물영역, 제2불순물영역, 제3불순물영역을 갖는 기판, 제1콘택홀, 제2콘택홀, 제3콘택홀을 갖는 절연층, 제1워드라인, 제2워드라인, 제2콘택홀을 통해 제2불순물영역과 전기적 접속된 비트라인, 제1콘택홀을 통해 제1불순물영역에 전기적 접속된 제1커패시터, 제3콘택홀을 통해 제3불순물영역에 전기적 접속된 제2커패시터를 갖는 디램에 있어서, 제1콘택홀, 제2콘택홀 및 제3콘택홀의 중심점들을 연결한 가상선이 일직선이 되도록 콘택홀들을 배열하는 스텝; 제1콘택홀과 제2콘택홀의 사이에 제1워드라인을 배열하는 스텝; 제2콘택홀과 제3콘택홀 사이에 제2워드라인을 제2콘택홀의 중심점을 기준으로 제1워드라인과 제2워드라인을 좌우대칭되게 재배열하는 스텝; 제2콘택홀의 중심점이 상기 비트라인의 중심라인상에 위치하는 스텝; 일직선라인이 상기 비트라인에 대해서 반시계방향으로 0°〈θ₂₁〈 90°의 각도(θ₂₁)를 갖고 시계방향으로 90°〈θ₂₂〈 180°의 각(θ₂₂)을 갖도록 상기 비트라인을 배열하는 스텝; 그리고 제1콘택홀의 중심점과 제3콘택홀의 중심점이 각각 제1커패시터와 제2커패시터의 중심점에 거의 근접하도록 커패시터를 배열하는 스텝으로 이루어진다.

상기와 같은 본 발명의 디램을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 3a는 본 발명 디램의 구성요소들의 어레이를 보여주는 평면도이고 도 3b는 도 3a의 A-A'선상의 구조단면도이다.

도 3a 내지 도 3b에 도시된 바와 같이 반도체 기판(20)과, 반도체 기판(20) 내에 형성되고 제1불순물영역을 갖는 제1영역(21)과 제3불순물영역을 갖는 제2영역(22) 및 제1영역(21)과 제2영역(22) 사이에 위치하고 제2불순물영역을 갖는 벤트영역(23)을 포함하는 액티브영역(24)과, 제1불순물영역과 제2불순물영역 사이에 걸쳐서 형성된 제1워드라인(25)과, 제2불순물영역과 제3불순물영역 사이에 걸쳐서 형성된 제2워드라인(26)과, 반도체 기판(20)과 워드라인(25,26)상에 형성되고 제1불순물영역상에서 제1콘택홀(27)을 제2불순물영역상에서 제2콘택홀(28)을 제3불순물영역상에서 제3콘택홀(29)을 갖는 절연층(30)과, 제2콘택홀(28)을 통해 제2불순물영역과 전기적으로 연결되고 상기 벤트영역(23)상에서 워드라인(25,26)들과 교차되도록 연장되는 비트라인(31)과, 제1콘택홀(27)을 통해 제1불순물영역과 전기적으로 연결되고 상기 제1영역(21)의 상측에 육각형의 평면을 갖고 형성되는 제1커패시터(32)와, 제3콘택홀(29)을 통해 제3불순물영역과 전기적으로 연결되고 상기 제2영역(22)의 상측에 육각형의 평면을 갖고 형성되고 육각형의 한면이 제1커패시터(32)의 육각형의 한면과 제2콘택홀(28)을 사이에 두고 서로 평행하게 배열된 제2커패시터(33)로 구성된다.

이때, 비트라인(31)의 중심라인은 제2콘택홀(28)의 중심점에 거의 근접하여 상기 벤트영역(23)의 상측에 형성된다.

그리고 액티브영역(24)의 벤트영역(23)은 제1워드라인(25)의 중심라인과 제2워드라인(26)의 중심라인 사이에 기울어져 위치된다.

제2콘택홀(28)을 사이에 두고 배열된 제1커패시터(32)의 면과 제2커패시터(33)의 면은 각각 제2콘택홀(28)로부터 동일 거리만큼 떨어져서 위치된다.

또한, 제1콘택홀(27)의 중심점과 제2콘택홀(28)의 중심점 및 제3콘택홀(29)의 중심점을 연결하는 가상라인은 일직선으로 된다.

가상라인은 벤트영역(23)의 중심라인과 제2콘택홀(28)의 중심점에서 교차된다.

그리고 액티브영역(24)의 제1영역(21)과 제2영역(22)의 평면은 각각 직사각형으로 형성된다.

액티브영역(24)의 벤트영역(23)의 중심라인은 콘택홀(27,28,29)들의 중심점들을 연결하는 가상라인과 서로 평행하지 않도록 형성된다.

제1콘택홀(27)과 제3콘택홀(29)은 제1커패시터(32)와 제2커패시터(33)의 평면을 나타내는 육각형의 중심에 근접하여 위치되고 제2콘택홀(28)의 중심은 벤트영역(23)의 중심에 거의 근접하여 위치된다.

또한, 액티브영역(24)의 제1영역(21)은 제1워드라인(25)에 직교되게 형성되고 벤트영역(23)은 제1영역(21)의 끝부분으로부터 90°∼180°의 기울기를 가지고 연장되며 제2영역(22)은 벤트영역(23)의 끝부분으로부터 벤트영역(23)에 대해서는 90°∼180°의 기울기를 가지고 제2워드라인(26)에 대해서는 직교되게 형성된다.

제1워드라인(25)과 제2워드라인(26)은 제2콘택홀(28)을 중심으로 좌우대칭되게 위치된다.

그리고 비트라인(31)의 중심라인은 제1워드라인(25)과 제2워드라인(26)의 각 중심라인에 대해서 반시계방향으로 0°〈θ₁〈 90°의 각도(θ₁)를 갖고 시계방향으로 90°〈θ₂〈 180°의 각도(θ₂)를 가진다.

제1불순물영역과 제2불순물영역 및 제1워드라인(25)은 제1트랜지스터를 구성하고 제2불순물영역과 제3불순물영역 및 제2워드라인(26)은 제2트랜지스터를 구성한다.

그리고 제1 내지 제3콘택홀(27,28,29)은 실질적으로 원형의 형성들을 갖는다.

비트라인(31)과 워드라인(25,26)은 서로 동일 레벨상에 형성된다.

제1콘택홀(27)과 제3콘택홀(29)은 상응하는 비트라인(31)으로부터 동일 거리에 위치된다.

그리고 커패시터(32,33)의 노드전극 및 플레이트전극은 산화시 높은 절연저항을 갖는 금속성분을 포함한 물질들중에 어느 하나로 형성된다.

이때, 높은 절연저항을 갖는 금속성분을 포함한 물질은 Pt, RuO₂, IrO₂등이다.

그리고 커패시터(32,33)의 고유전막은 단일 그레인(single grain)을 갖도록 형성한다.

또한, 커패시터(32,33)의 노드전극과 고유전막은 상호작용을 가지며 노드전극과 고유전막 물질의 선택은 유전체 물질의 결정 배향성을 고려하여 선택한다.

이때, 고유전막은 Ta₂O₅, SrTiO₃, BaTiO₃, PbZrO₃, BST, PZT, PLZT, PNZT 중 어느 하나로 형성된다.

도 4는 본 발명 디램의 셀 어레이를 보여주는 평면도이다.

도 4에 도시된 바와 같이 복수개의 액티브영역(44)을 가지며, 각 액티브영역(44)은 제1불순물영역을 갖는 제1영역(41)과, 제3불순물영역을 갖는 제2영역(42), 제1영역(41)과 제2영역(42) 사이에 위치하고 제2불순물영역을 갖는 벤트영역(43)을 포함하는 반도체 기판(40)과, 각각이 상응하는 제1불순물영역과 상응하는 제2불순물영역 사이에 걸쳐서 형성된 복수개의 제1워드라인(45)들과, 각각이 상응하는 제2불순물영역과 상응하는 제3불순물영역 사이에 걸쳐서 형성된 복수개의 제2워드라인(46)들과, 기판(40)과 워드라인(45,46)들상에 형성되고, 제1불순물영역상에서 복수개의 제1콘택홀(47)들, 제2불순물영역상에서 복수개의 제2콘택홀(48)들, 그리고 제3불순물영역상에서 복수개의 제3콘택홀(49)들을 갖는 절연층(50)과, 각각이 상응하는 제2콘택홀(48)을 통해 상응하는 제2불순물영역과 전기적으로 연결되고 상기 상응하는 액티브영역(44)의 벤트영역(43)상에서 상응하는 제1 및 제2워드라인(45,46)들과 교차되게 형성되는 복수개의 비트라인(51)들과, 각각이 상응하는 제1콘택홀(47)을 통해 상응하는 제1불순물영역과 전기적으로 연결되고 제1영역(41)의 상측에 육각형의 평면을 갖고 형성되는 복수개의 제1커패시터(52)들과, 그리고 각각이 상응하는 제3콘택홀(49)을 통해 상응하는 제3불순물영역과 전기적으로 연결되고 제2영역(42)의 상측에 육각형의 평면을 갖고 형성되며, 육각형의 한면이 제1커패시터(52)의 육각형의 한면과 제2콘택홀(48)을 사이에 두고 서로 평행하게 배열되는 복수개의 제2커패시터(53)들로 구성된다.

이때, 각 비트라인(51)은 워드라인(45,46)들과 교차되는 방향으로 제2콘택홀(48)들의 중심점들을 연결하고 가상라인을 따라서 연장된다.

각 비트라인(51)에 인접하는 제1콘택홀(47)들과 제3콘택홀(49)들은 그 비트라인(51)으로부터 동일거리에 위치된다.

각 비트라인(51)의 중심라인은 해당하는 제2콘택홀(48)들의 중심점에 거의 근접하여 상기 벤트영역(43)의 상측에 형성된다.

각 액티브영역(44)의 벤트영역(43)은 상응하는 제1워드라인(45)의 중심라인과 상응하는 제2워드라인(46)의 중심라인 사이에 기울어져 위치된다.

그리고 각 제2콘택홀(48)을 사이에 두고 배열된 상응하는 제1커패시터(52)의 일면과 제2커패시터(53)의 일면은 각각 제2콘택홀(48)로부터 동일 거리만큼 떨어져서 위치된다.

각 액티브영역(44)상에 상응하는 제1콘택홀(47)의 중심점과 제2콘택홀(48)의 중심점 및 제3콘택홀(49)의 중심점을 연결하는 가상라인은 일직선이 된다.

이때, 가상라인은 벤트영역(43)의 중심라인과 평행하지 않고 제2콘택홀(48)의 중심점에서 교차된다.

그리고 각 제1영역(41)과 각 제2영역(42)의 평면은 직사각형으로 형성된다.

각 제1콘택홀(47)과 각 제3콘택홀(49)은 상응하는 제1커패시터(52)와 상응하는 제2커패시터(53)의 평면을 나타내는 육각형의 중심에 근접하여 위치되고 제2콘택홀(48)의 중심은 상응하는 벤트영역(43)의 중심에 거의 근접하여 위치된다.

액티브영역(44)의 제1영역(41)은 제1워드라인(45)에 직교되게 형성되고 벤트영역(43)은 제1영역(41)의 끝부분으로부터 90°∼180°의 기울기를 가지고 연장되며 제2영역(42)은 벤트영역(43)의 끝부분으로부터 벤트영역(43)에 대해서는 90°∼180°의 기울기를 가지고 제2워드라인(46)에 대해서는 직교되게 형성된다.

각 제1워드라인(45)과 이것에 상응하는 제2워드라인(46)은 제2콘택홀(48)을 중심으로 좌우대칭되게 위치된다.

각 비트라인(51)의 중심라인은 상응하는 제1워드라인(45)과 제2워드라인(46)의 각 중심라인들에 대해서 반시계방향으로 0°〈θ₁₁〈 90°의 각도(θ₁₁)를 갖고 시계방향으로 90°〈θ₁₂〈 180°의 각도(θ₁₂)를 가진다.

그리고 각 제1불순물영역과 상응하는 제2불순물영역 및 상응하는 제1워드라인(45)은 제1트랜지스터를 구성하고 각 제2불순물영역과 상응하는 제3불순물영역 및 상응하는 제2워드라인(46)은 제2트랜지스터를 구성한다.

상기 콘택홀(47,48,49)들은 실질적으로 원형의 형성들을 갖도록 형성한다.

그리고 각 비트라인(51)과 상응하는 워드라인(45,46)들은 서로 동일 레벨상에 형성된다.

각 제1콘택홀(47)과 각 상응하는 제3콘택홀(49)은 상응하는 비트라인(51)으로부터 동일 거리에 위치된다.

그리고 커패시터(52,53)의 노드전극 및 플레이트전극은 산화시 높은 절연저항을 갖는 금속성분을 포함한 물질들중에 어느 하나로 형성된다.

그리고 커패시터(52,53)의 고유전막은 단일 그레인(single grain)을 갖도록 형성한다.

또한, 커패시터(52,53)의 노드전극과 고유전막은 상호작용을 가지며 노드전극과 고유전막 물질의 선택은 유전체 물질의 결정 배향성을 고려하여 선택한다.

상기와 같이 커패시터의 노드전극을 육각형 형태로 형성하는 이유를 설명하면 다음과 같다.

도 5는 커패시터 노드전극의 형태에 따른 패터닝시 패턴의 왜곡현상을 보여주는 평면도이다.

도 5에 도시된 바와 같이 일반적인 종래의 셀 구조들은 직사각형 형태의 노드를 취하고 있다.

이는 전극영역을 극대화할 수 있고 셀의 배열이 직사각형 형태의 노드에 적합하도록 되어 있기 때문이다.

그러나 직사각형 노드는 패터닝을 위하여 사진석판 공정을 진행하면 심한 패턴 왜곡으로 커패시터영역이 크게 줄어든다.

그 이유는 사진석판 공정시 빛의 산란으로 인해 패턴의 가장자리 중에서 모서리 부분에서 심한 패턴 왜곡 현상이 발생한다.

그러므로 직사각형 노드로 배열되는 셀 구조에서는 4개의 직사각형 패턴모서리가 한지점에서 만나므로 전체적으로 커패시터의 유효면적이 크게 줄어들게 된다.

즉, 커패시터영역으로 사용할 수 없는 데드 스페이스(dead space)가 크게 늘어난다.

한편, 육각형 노드로 배열되는 셀 구조에서는 3개의 육각형 패턴모서리가 한지점에서 만나므로 커패시터의 면적을 극대화시킬 수 있다.

본 발명의 디램에 있어서는 다음과 같은 효과가 있다.

첫째, 비트라인의 간격이 넓게 형성되므로 비트라인의 정전용량이 크게 줄어 든다.

그러므로 메모리 셀 설계시 요구되는 일정 수준의 셀 커패시터의 정전 용량(C_S)/비트 라인의 기생 정전 용량(C_B)의 값에서 셀 커패시터의 정전 용량을 현저히 낮추어도 셀의 동작이 가능하다.

둘째, 비트 라인의 기생 정전 용량이 적으므로 셀 동작의 신뢰성이 향상되고 스피드가 개선된다.

셋째, 비트라인 형성시 공정마진(margin)이 좋다.

넷째, 셀의 배열을 육각형 형태의 노드전극으로 배열함으로써 패터닝시 왜곡 현상을 최소화하여 커패시터의 면적을 극대화시킬 수 있다.

다섯째, 고유전막이 육각형 형태의 노드전극을 중심으로 3중점을 갖는 결정 경계(boundary)가 생기므로 각 커패시터의 단위 고유전막이 단일 그레인(single grain)을 갖도록 쉽게 조절할 수 있다.

여섯째, 커패시터가 단일 그레인을 갖는 고유전막으로 구성되므로 유전율이 높고 누설전류(leakage current)가 낮다.

Claims

반도체 기판; 상기 반도체 기판내에 형성되고 제1불순물영역을 갖는 제1영역과 제3불순물영역을 갖는 제2영역 및 제1영역과 제2영역 사이에 위치하고 제2불순물영역을 갖는 벤트영역을 포함하는 액티브영역; 제1불순물영역과 제2불순물영역 사이에 걸쳐서 형성된 제1워드라인; 제2불순물영역과 제3불순물영역 사이에 걸쳐서 형성된 제2워드라인; 상기 반도체 기판, 제1, 제2워드라인 그리고 제2불순물영역에 제2콘택홀을 통해 접속되는 비트라인의 상면에 형성되고 제1불순물 영역상에서 제1콘택홀을, 제3불순물영역상에서 제3콘택홀을 갖는 절연층; 상기 벤트영역상에서 상기 제1, 제2워드라인의 각 중심라인에 대해서 반시계방향으로 0°〈θ₁〈 90°의 각도(θ₁)를 갖고 시계방향으로 90°〈θ₂〈 180°의 각도(θ₂)를 갖고, 제1, 제2워드라인들과 교차되도록 형성되는 비트라인; 상기 제1콘택홀을 통해 제1불순물 영역과 전기적으로 연결되고 상기 제1영역의 상측에 육각형의 평면을 갖고 형성되는 제1커패시터; 상기 제3콘택홀을 통해 제3불순물영역과 전기적으로 연결되고 상기 제2영역의 상측에 육각형의 평면을 갖고 형성되고 육각형의 한면이 제1커패시터의 육각형의 한면과 제2콘택홀을 사이에 두고 서로 평행하게 배열된 제2커패시터를 포함하여 구성됨을 특징으로 하는 디램.
제1항에 있어서, 상기 비트라인의 중심라인은 상기 제2콘택홀의 중심점에 거의 근접하여 상기 벤트영역의 상측에 형성됨을 특징으로 하는 디램.
제1항에 있어서, 상기 액티브영역의 벤트영역은 제1워드라인의 중심라인과 제2워드라인의 중심라인 사이에 기울어져 위치됨을 특징으로 하는 디램.
제1항에 있어서, 제2콘택홀을 사이에 두고 배열된 제1커패시터의 면과 제2커패시터의 면은 각각 제2콘택홀로부터 동일 거리만큼 떨어져서 위치됨을 특징으로 하는 디램.
제1항에 있어서, 상기 제1콘택홀의 중심점과 제2콘택홀의 중심점 및 제3콘택홀의 중심점을 연결하는 가상라인은 일직선임을 특징으로 하는 디램.
제5항에 있어서, 상기 가상라인은 벤트영역의 중심라인과 제2콘택홀의 중심점에서 교차되는 것을 특징으로 하는 디램.
제1항에 있어서, 제1영역과 제2영역은 각각 직사각형임을 특징으로 하는 디램.
제1항에 있어서, 상기 액티브영역의 벤트영역의 중심라인은 상기 콘택홀들의 중심점들을 연결하는 가상라인과 서로 평행하지 않는 것을 특징으로 하는 디램.
제1항에 있어서, 제1콘택홀과 제3콘택홀은 제1커패시터와 제2커패시터의 평면을 나타내는 육각형의 중심에 근접하여 위치되고 제2콘택홀의 중심은 상기 벤트영역의 중심에 거의 근접하여 위치됨을 특징으로 하는 디램.
제1항에 있어서, 액티브영역의 제1영역은 제1워드라인에 직교되게 형성되고 벤트영역은 제1영역의 끝부분으로부터 90°∼180°의 기울기를 가지고 연장되며 제2영역은 벤트영역의 끝부분으로부터 벤트영역에 대해서는 90°∼180°의 기울기를 가지고 제2워드라인에 대해서는 직교되게 형성됨을 특징으로 하는 디램.
제1항에 있어서, 제1워드라인과 제2워드라인은 제2콘택홀을 중심으로 좌우대칭되게 위치됨을 특징으로 하는 디램.
제1항에 있어서, 제1불순물영역과 제2불순물영역 및 제1워드라인은 제1트랜지스터를 구성하고 제2불순물영역과 제3불순물영역 및 제2워드라인은 제2트랜지스터를 구성함을 특징으로 하는 디램.
제1항에 있어서, 상기 제1 내지 제3콘택홀은 실질적으로 원형의 형상들을 갖는 것을 특징으로 하는 디램.
제1항에 있어서, 상기 비트라인과 워드라인은 서로 동일 레벨상에 형성됨을 특징으로 하는 디램.
제1항에 있어서, 제1콘택홀과 제3콘택홀은 상응하는 비트라인으로부터 동일 거리에 위치됨을 특징으로 하는 디램.
복수개의 액티브영역을 가지며, 각 액티브영역은 제1불순물영역을 갖는 제1영역과 제3불순물영역을 갖는 제2영역, 제1영역과 제2영역 사이에 위치하고 제2불순물영역을 갖는 벤트영역을 포함하는 반도체 기판; 각각이 상응하는 제1불순물영역과 상응하는 제2불순물영역 사이에 걸쳐서 형성된 복수개의 제1워드라인들; 각각이 상응하는 제2불순물영역과 상응하는 제3불순물영역 사이에 걸쳐서 형성된 복수개의 제2워드라인들; 상기 반도체 기판과 제1, 제2워드라인들 및 제2콘택홀을 통해 제2불순물영역과 전기적으로 연결되는 비트라인들상에 형성되고, 제1불순물영역상에 복수개의 제1콘택홀들, 제2불순물영역상에서 복수개의 제2콘택홀들, 그리고 제3불순물영역상에서 복수개의 제3콘택홀들을 갖는 절연층; 상기 벤트영역상에서 상기 제1, 제2워드라인의 각 중심라인에 대해서 반시계방향으로 0°〈θ₁₁〈90°의 각도(θ₁₁)를 갖고 시계방향으로 90°〈θ₁₂〈 180°의 각도(θ₁₂)를 갖고, 제1, 제2워드라인들과 교차되도록 형성되는 비트라인; 각각이 상응하는 제1콘택홀을 통해 상응하는 제1불순물영역과 전기적으로 연결되고 제1영역의 상측에 육각형의 평면을 갖고 형성되는 복수개의 제1커패시터들; 그리고 각각이 상응하는 제3콘택홀을 통해 상응하는 제3불순물영역과 전기적으로 연결되고 제2영역의 상측에 육각형의 평면을 갖고 형성되며, 육각형의 한면이 제1커패시터의 육각형의 한면과 제2콘택홀을 사이에 두고 서로 평행하게 배열되는 복수개의 제2커패시터들을 포함하여 구성됨을 특징으로 하는 디램.
제16항에 있어서, 각 비트라인은 워드라인들과 교차되는 방향으로 제2콘택홀들의 중심점들을 연결하고 가상라인을 따라서 연장됨을 특징으로 하는 디램.
제16항에 있어서, 각 비트라인에 인접하는 제1콘택홀들과 제3콘택홀들은 그 비트라인으로부터 동일거리에 위치됨을 특징으로 하는 디램.
제16항에 있어서, 각 비트라인의 중심라인은 해당하는 제2콘택홀들의 중심점에 거의 근접하여 상기 벤트영역의 상측에 형성됨을 특징으로 하는 디램.
제16항에 있어서, 각 액티브영역의 벤트영역은 상응하는 제1워드라인의 중심라인과 상응하는 제2워드라인의 중심라인 사이에 기울어져 위치됨을 특징으로 하는 디램.
제16항에 있어서, 각 제2콘택홀을 사이에 두고 배열된 상응하는 제1커패시터의 일면과 제2커패시터의 일면은 각각 제2콘택홀로부터 동일 거리만큼 떨어져서 위치됨을 특징으로 하는 디램.
제16항에 있어서, 각 액티브영역상에 상응하는 제1콘택홀의 중심점과 제2콘택홀의 중심점 및 제3콘택홀의 중심점을 연결하는 가상라인은 일직선이 됨을 특징으로 하는 디램.
제22항에 있어서, 상기 가상라인은 벤트영역의 중심라인과 평행하지 않고 제2콘택홀의 중심점에서 교차되는 것을 특징으로 하는 디램.
제16항에 있어서, 각 제1영역과 제2영역의 평면은 직사각형임을 특징으로 하는 디램.
제16항에 있어서, 각 제1콘택홀과 각 제3콘택홀은 상응하는 제2커패시터의 평면을 나타내는 육각형의 중심에 인접하여 위치되고 제2콘택홀의 중심은 상응하는 벤트영역의 중심에 거의 근접하여 위치됨을 특징으로 하는 디램.
제16항에 있어서, 액티브영역의 제1영역은 제1워드라인에 직교되게 형성되고 벤트영역은 제1영역의 끝부분으로부터 0°∼180°의 기울기를 가지고 연장되며 제2영역은 벤트영역의 끝부분으로부터 벤트영역에 대해서는 90°∼180°의 기울기를 가지고 제2워드라인에 대해서는 직교되게 형성됨을 특징으로 하는 디램.
제16항에 있어서, 각 워드라인과 이것에 상응하는 제2워드라인은 제2콘택홀을 중심으로 좌우대칭 되게 위치됨을 특징으로 하는 디램.
제16항에 있어서, 각 제1불순물영역과 상응하는 제2불순물영역 및 상응하는 제1워드라인은 제1트랜지스터를 구성하고 각 제2불순물영역과 상응하는 제3불순물영역 및 상응하는 제2워드라인은 제2트랜지스터를 구성함을 특징으로 하는 디램.
제16항에 있어서, 상기 콘택홀들은 실질적으로 원형의 형상들을 갖는 것을 특징으로 하는 디램.
제16항에 있어서, 각 비트라인과 상응하는 워드라인들은 서로 동일 레벨상에 형성됨을 특징으로 하는 디램.
제16항에 있어서, 각 제1콘택홀과 각 상응하는 제3콘택홀은 상응하는 비트라인으로부터 동일 거리에 위치됨을 특징으로 하는 디램.
제1불순물영역, 제2불순물영역, 제3불순물영역을 갖는 기판, 제1콘택홀, 제2콘택홀, 제3콘택홀을 갖는 절연층, 제1워드라인, 제2워드라인, 제2콘택홀을 통해 제2불순물영역과 전기적 접속된 비트라인, 제1콘택홀을 통해 제1불순물영역에 전기적 접속된 제1커패시터, 제3콘택홀을 통해 제3불순물영역에 전기적 접속된 제2커패시터를 갖는 디램에 있어서, 제1콘택홀, 제2콘택홀 및 제3콘택홀의 중심점들을 연결한 가상선이 일직선이 되도록 콘택홀들을 배열하는 스텝; 상기 제1콘택홀과 제2콘택홀의 사이에 제1워드라인을 배열하는 스텝; 제2콘택홀과 제3콘택홀 사이에 제2워드라인을 제2콘택홀의 중심점을 기준으로 제1워드라인과 제2워드라인을 좌우대칭 되게 재배열하는 스텝; 제2콘택홀의 중심점이 상기 비트라인의 중심라인상에 위치시키는 스텝; 상기 일직선라인이 상기 비트라인에 대해서 반시계방향으로 0°〈θ₂₁〈 90°의 각도(θ₂₁)를 갖고 시계방향으로 90°〈θ₂₂〈 180°의 각도(θ₂₂)를 갖도록 상기 비트라인을 배열하는 스텝; 그리고 제1콘택홀의 중심점과 제3콘택홀의 중심점이 각각 제1커패시터와 제2커패시터의 중심점에 거의 근접하도록 커패시터를 배열하는 스텝을 구비함을 특징으로 하는 디램의 구성요소들을 배열하는 방법.