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KR100239349B1 - 역이산 코사인 변환기의 데이타 포멧 변환 회로 - Google Patents

역이산 코사인 변환기의 데이타 포멧 변환 회로 Download PDF

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KR100239349B1
KR100239349B1 KR1019960068798A KR19960068798A KR100239349B1 KR 100239349 B1 KR100239349 B1 KR 100239349B1 KR 1019960068798 A KR1019960068798 A KR 1019960068798A KR 19960068798 A KR19960068798 A KR 19960068798A KR 100239349 B1 KR100239349 B1 KR 100239349B1
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Abstract

본 발명은 역이산 코사인 변환기의 데이타 포멧 변환 회로에 관한 것으로 특히, 1개의 메모리 블럭을 사용하여 데이타 저장/출력 방향을 그 메모리 블럭의 저장 용량에 해당하는 주기마다 반복하여 데이타 저장/출력 방향을 변환함으로써 고속 동작함은 물론 칩 설계 면적을 감소시키도록 창안한 것이다. 이러한 본 발명은 저장 데이터를 출력하면서 동시에 입력 데이타를 저장하는 메모리(203)와, 이 메모리(203)의 2개 출력 단자를 교대로 선택하여 트랜스버스된 데이타를 전송하는 데이타 전송부(204)와, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 상기 메모리(203)에 소정 단위의 데이터가 풀(full)로 저장될 때마다 그 메모리(203)의 데이터 입출력 방향을 변환시키는 라이트 제어부(201)와, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 상기 메모리(203)에 소정 단위의 데이터가 풀(full)로 저장될 때마다 상기 데이타 전송부(204)의 절환 동작을 제어하는 리드 제어부(202)로 구성한다.

Description

역이산 코사인 변환기의 데이타 포멧 변환 회로
본 발명은 디지탈 신호 처리에 관한 것으로 특히, 역이산 코사인 변환을 고속으로 처리하기 적당하도록 한 역이산 코사인 변환기의 데이타 포멧 변환 회로에 관한 것이다.
종래의 기술은 도1의 블럭도에 도시된 바와 같이, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 리드/라이트 제어 신호(R/W) 및 동작 모드 선택 신호(CS)를 출력하는 리드/라이트 제어부(101)와, 이 리드/라이트 제어부(101)의 선택 신호(CS)에 동작 모드가 설정되어 리드/라이트 클럭 신호(R/W)에 따라 각각의 데이타(DATA1)(DATA2)를 교대로 저장 출력하는 메모리(102)(103)와, 상기 메모리(102)(103)에서 교대로 출력하는 데이타를 트랜스포스(transpose)하여 포멧을 변환하는 플립플롭(104)(105)으로 구성된다.
상기 메모리(102)(103)는 16비트 * 64 워드의 크기를 갖는 스태틱 램(SRAM), Muxed 플립플롭 또는 레지스터 파일로 구성되며, 만일 메모리(102)가 리드 동작을 수행중이라면 메모리(103)는 라이트 동작을 수행하게 된다.
상기 플립플롭(104)(105)는 Muxed 플립플롭으로 메모리(102 또는 103)의 2개의 출력 신호를 각기 입력으로 하여 데이타 트랜스포스를 수행하게 된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
IDCT 블럭에서 데이타의 트랜스포스 동작을 위하여 인에이블 신호(EN)가 온되면 리드/라이트 제어부(101)는 선택 신호(CS)를 출력하여 메모리(102)(103)의 동작 모드를 선택한 후 클럭(CP)을 입력으로 리드/라이트 클럭 신호(R/W)를 메모리(102)(103)에 출력하게 된다.
먼저, 메모리(102)가 라이트 동작을 하고 메모리(102)는 리드 동작을 한다고 가정하면 상기 메모리(102)는 리드/라이트 제어부(101)의 클럭 신호(R/W)에 따라 데이타(DATA1)를 순차적으로 저장하고 상기 메모리(103)는 상기 리드/라이트 제어부(101)의 클럭 신호(R/W)에 따라 저장 데이타를 순차적으로 출력하게 된다.
이에 따라, 플립플롭(104)(105)은 메모리(103)의 2개의 출력 단자에서의 데이타를 각기 입력으로 하여 트랜스포스(transpose)함에 의해 데이타 포멧을 변환하게 된다.
이 후, 메모리(103)의 저장 데이타의 출력이 종료됨과 동시에 메모리(102)에 16비트 * 64워드의 데이타가 모두 저장되어지면 리드/라이트 제어부(101)는 동작 모드선택 신호(CS)를 출력하여 상기 메모리(102)는 리드 동작 모드로 설정하고 상기 메모리(103)는 라이트 동작 모드로 설정하게 된다.
이때, 메모리(102)는 리드/라이트 제어부(101)의 클럭 신호(R/W)에 따라 저장 데이타를 출력하고 메모리(103)는 상기 클럭 신호(R/W)에 따라 데이타(DATA2)를 순차적으로 저장하게 된다.
이에 따라, 플립플롭(104)(105)은 메모리(102)의 2개의 출력 단자에서의 데이타를 입력으로 하여 트랜스포스함에 의해 데이타 포멧을 변환하게 된다.
이러한 동작은 16비트 * 64워드의 데이타가 트랜스포스될 때마다 반복적으로 수행 되어진다.
그러나, 이러한 종래의 기술은 데이타의 트랜스포스를 위하여 2개의 메모리 블럭을 사용하므로 칩 설계 면적이 커지는 단점이 있다.
따라서, 본 발명은 종래 기술의 단점을 개선하기 위하여 1개의 메모리 블럭을 사용하고 그 메모리 블럭에 소정 단위의 데이터가 저장될 때마다 반복하여 데이타 저장/출력 방향을 변환함으로써 고속 동작함은 물론 칩 설계 면적을 감소시키도록 창안한 역이산 코사인 변환기의 데이타 포멧 변환 회로를 제공함을 목적으로 한다.
제1도는 종래 기술의 블럭도.
제2도는 본 발명에 따른 데이타 포멧 변환 회로의 블럭도.
제3도 내지 제5도는 본 발명에서의 데이타 트랜스포스(transpose)를 보인 예시도.
〈도면의 주요부분에 대한 부호의 설명〉
201 : 라이트 제어부 202 : 리드 제어부
203 : 메모리 204 : 데이타 전송부
본 발명은 상기의 목적을 달성하기 위하여 소정 단위의 데이터가 풀(full)로 저장될 때마다 데이터 입출력 방향이 변환되어 트랜스버스된 데이타를 출력하는 메모리 블럭과, 이 메모리 블럭의 2개 출력 단자를 교대로 선택하여 트랜스버스된 데이타를 전송하는 데이타 전송 수단과, 상기 메모리 블럭에 소정 단위의 데이터가 풀로 저장될 때마다 상기 메모리 블럭의 데이터 입출력 방향을 제어하는 라이트 제어 수단과, 상기 메모리 블럭에 소정 단위의 데이터가 풀로 저장될 때마다 상기 데이타 전송 수단의 선택 동작을 제어하는 리드 제어 수단으로 구성한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
본 발명의 실시예는 도2의 블럭도에 도시한 바와 같이, 저장 데이터를 출력하면서 동시에 입력 데이타를 저장하는 메모리(203)와, 이 메모리(203)의 2개 출력 단자를 교대로 선택하여 트랜스버스된 데이타를 전송하는 데이타 전송부(204)와, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 상기 메모리(203)에 소정 단위의 데이터가 풀(full)로 저장될 때마다 그 메모리(203)의 데이터 입출력 방향을 변환시키는 라이트 제어부(201)와, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 상기 메모리(203)에 소정 단위의 데이터가 풀(full)로 저장될 때마다 상기 데이타 전송부(204)의 선택 동작을 제어하는 리드 제어부(202)로 구성한다.
상기 메모리(203)는 16비트 * 64워드의 Muxed 플립플롭으로, 16비트인 8개의 데이타에 대한 입출력 방향이 종횡으로 가변되어진다.
상기 라이트 제어부(201)는 메모리(201)의 데이터 입출력 방향을 설정하기 위하여 8비트 카운터를 내장하여 구성한다.
상기 리드 제어부(202)는 데이타 전송부(204)의 절환 동작을 제어하기 위하여 8비트 카운터를 내장하여 구성한다.
상기 데이타 전송부(204)는 리드 제어부(202)의 출력 신호에 제어되어 2개의 입력단자(I0, I1)중 하나를 선택하는 8개의 멀티플렉서로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
리셋 신호(RST)가 액티브되어 시스템이 초기화된 후 디스에이블되면 라이트 제어부(201)는 인에이블 신호(EN) 및 클럭(CP)을 입력으로 입출력 방향 선택 신호(M/S)를 출력하여 메모리(203)의 데이타 입출력 방향을 선택하게 된다.
먼저, 라이트 제어부(201)는 입출력 방향 선택 신호(M/S)를 출력하여 메모리(203)의 데이타 입출력 방향을 상측에서 하측으로 진행시킨다고 가정한다.
이때, 메모리(203)는 16비트인 8개의 데이타(DATA)를 클럭(CP)에 따라 저장하여 시프트시키는 동작을 수행하며, 라이트 제어부(201)는 상기 클럭(CP)을 내장된 8비트 카운터로 계수하게 된다.
이에 따라, 메모리(203)에 도3 (a)와 같이 8개의 데이타를 동시에 저장하고 상기 클럭(CP)이 입력될 때마다 저장/시프트 동작을 수행하여 8개의 클럭(CP)이 입력되면 도3 (b)와 같이 풀(full) 상태가 된다.
이때, 라이트 제어부(201)는 8개의 클럭(CP)을 계수되었음을 판단하여 입출력 방향선택 신호(M/S)를 출력함에 의해 메모리(203)의 데이타 입출력 방향을 좌측에서 우측으로 변화시키게 된다.
그리고, 리드 제어부(201)는 8개의 클럭(CP)을 계수함에 의해 절환 신호(I/S)를 데이타 전송부(204)에 출력하여 8개의 멀티플렉서가 입력 단자(I0)로 절환되도록 한다.
이에 따라, 메모리(203)에서 매 클럭(CP)마다 도4 (a)와 같이 16비트인 8개의 데이타가 출력하면 데이타 전송부(204)를 통해 전송되어지며 동시에 그 메모리(203)에는 매 클럭(CP)마다 도4 (b)와 같이 16비트인 8개의 데이타가 저장/시프트된다.
따라서, 8개의 클럭(CP)가 입력되면 메모리(203)는 이전에 저장되었던 16비트 * 64워드의 데이타가 모두 출력함과 동시에 16비트 * 64워드의 새로운 데이타가 저장되어진다.
이때, 라이트 제어부(201)는 메모리(203)의 데이타 입출력 방향을 상측에서 하측으로 변환시키게 되고, 리드 젱부(202)는 데이타 전송부(204)에 절환 신호(I/S)를 출력하여 8개의 멀티플렉서를 입력 단자(I1)로 절환시키게 된다.
이에 따라, 메모리(203)에서 매 클럭(CP)마다 도5 (a)와 같이 16비트인 8개의 데이타가 출력하면 데이타 전송부(204)를 통해 전송되어지며 동시에 그 메모리(203)에는 매 클럭(CP)마다 도5 (b)와 같이 16비트인 데이타가 저장/시프트된다.
따라서, 다시 8개의 클럭(CP)가 입력되어 메모리(203)가 이전에 저장되었던 16비트 * 64워드의 데이타가 모두 출력됨과 동시에 16비트 * 64워드의 새로운 데이타를 저장하면 라이트 제어부(201)는 입출력 방향 선택 신호(M/S)를 출력하여 상기 메모리(203)의 데이타 입출력 방향을 상측에서 하측으로 변환시키게 되고, 리드 제어부(202)는 데이타 전송부(204)에 절환 신호(I/S)를 출력하여 8개의 멀티플렉서를 입력 단자(I0)로 절환시키게 되어 이전의 데이타 입출력 방향과는 다른 방향으로 절환시키게 된다.
즉, 본 발명은 8개의 클럭(CP)이 입력될 때마다 메모리(203)의 입출력 방향을 상하 또는 좌우로 교대로 변환하여 데이타의 트랜스포스를 수행하게 된다.
상기의 동작을 간략하게 설명하면 다음과 같다.
여기서, 초기에 메모리(203)에는 상측에서 하측으로 입력 데이타(DATA)가 저장된다고 가정한다.
먼저, 클럭(CP)에 의해 메모리(203)에는 도3 (a)와 같이 8개의 데이타가 저장되며, 다음 클럭(CP)에 의해 다음 8개의 데이타가 입력되면 이전 데이타는 다음 열로 시프트된다.
이에 따라, 클럭(CP)이 8싸이클 진행되었다면 메모리(203)에는 도3 (b)와 같이 64개의 데이타가 모두 저장되어진다.
이 후, 메모리(203)에 저장된 데이타는 도4 (a)와 같이 8개씩 출력되며 동시에 다음 데이타가 도4 (b)와 같이 8개씩 저장되어진다.
따라서, 클럭(CP)가 입력될 때마다 메모리(203)에서 시프트 동작이 수행되어 8개의 데이타가 출력됨과 동시에 8개의 데이타가 저장되어지며, 순차적으로 입력된 클럭(CP)이 8개가 되면 메모리(203)에는 도5 (a)와 같이 64개의 데이타가 저장되어진다.
이 후, 클럭(CP)가 입력될 때 메모리(203)는 도5 (a)와 같이 저장 데이타가 8개씩 출력되며 동시에 다음 8개의 데이타가 도5 (b)와 같이 입력되어 저장된다.
즉, 본 발명은 상기와 같이 메모리(203)의 데이타 입출력 방향을 8개의 클럭(CP)마다 제어하어 IDCT 블럭에서 데이타 트랜스포스 동작을 수행하게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 1개의 메모리 블럭의 데이타 입출력 방향을 소정 주기마다 변환시킴에 의해 데이타 트랜스포스(transpose)를 수행할 수 있으므로 칩 구현시 집적 면적을 줄이고 처리 속도를 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 소정 단위의 저장 데이터를 순차적으로 출력하면서 동시에 소정 단위의 입력 데이타(DATA)를 순차적으로 저장하는 메모리 블럭과, 이 메모리 블럭의 2개 출력 단자를 교대로 선택하여 트랜스버스된 데이타를 전송하는 데이타 전송 수단과, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 상기 메모리 블럭에 소정 단위의 데이터가 저장될 때마다 그 메모리 블럭의 데이터 입출력 방향을 변환시키는 라이트 제어 수단과, 인에이블 신호(EN)가 온되면 클럭(CP)을 입력으로 상기 메모리 블럭에 소정 단위의 데이터가 저장될 때마다 상기 데이타 전송 수단의 선택 동작을 제어하는 리드 제어 수단으로 구성한 것을 특징으로 하는 역이산 코사인 변환기의 데이타 포멧 변환 회로.
  2. 제1항에 있어서, 메모리 블럭은 Muxed 플립플롭으로 구성한 것을 특징으로 하는 역이산 코사인 변환기의 데이타 포멧 변환 회로.
  3. 제1항에 있어서, 라이트 제어 수단은 메모리 블럭의 입출력 방향을 상하 또는 좌우로 교대로 전환시키기 위한 입출력 방향 선택 신호(M/S)를 생성하기 위하여 카운터를 포함하여 구성한 것을 특징으로 하는 역이산 코사인 변환기의 데이타 포멧 변환 회로.
  4. 제1항에 있어서, 리드 제어 수단은 데이타 전송 수단과 메모리 블럭의 2개의 출력 단자를 교대로 선택하도록 제어하기 위한 절환 신호(I/S)를 출력하기 위하여 카운터를 포함하여 구성한 것을 특징으로 하는 역이산 코사인 변환기의 데이타 포멧 변환 회로.
  5. 제1항에 있어서, 데이타 전송 수단은 리드 제어 수단의 절환 신호(I/S)에 따라 2개의 입력단자(I0, I1)중 하나로 절환되는 복수의 멀티플렉서로 구성한 것을 특징으로 하는 역이산 코사인 변환기의 데이타 포멧 변환 회로.
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