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KR100238245B1 - Apparatus and method for controlling spindle motor of digital video disk system - Google Patents

Apparatus and method for controlling spindle motor of digital video disk system Download PDF

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KR100238245B1
KR100238245B1 KR1019970017238A KR19970017238A KR100238245B1 KR 100238245 B1 KR100238245 B1 KR 100238245B1 KR 1019970017238 A KR1019970017238 A KR 1019970017238A KR 19970017238 A KR19970017238 A KR 19970017238A KR 100238245 B1 KR100238245 B1 KR 100238245B1
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Abstract

디지탈 비디오 디스크 시스템의 스핀들 모터 제어 장치 및 방법이 개시된다. 스핀들 모터, 스핀들 모터의 회전을 제어신호에 응답하여 구동하는 스핀들 모터 구동부 및 피크 및 버텀 홀드 인에이블 신호들을 발생하는 마이크로프로세서를 갖는 이 장치는, 검출한 EFM 신호의 펄스폭을 주 클럭 주기의 제1소정수배와 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1에러 신호 검출 수단과, 분주한 독출 프레임 클럭 신호 및 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 주 클럭에 응답하여 기입 프레임 클럭신호로부터 주파수 에러 신호를 검출하는 제2에러 신호 검출 수단 및 입력한 에러 신호, 위상 에러 신호 및 주파수 에러 신호를 모드 선택신호에 응답하여 선택하고, 선택된 신호를 제어 신호로서 출력하는 신호 선택수단을 구비하고, 모드 선택 신호는 스핀들 모터의 회전을 제어하는 정도에 따라 마이크로 프로세서로부터 발생되는 것을 특징으로 한다.Disclosed are a spindle motor control apparatus and method for a digital video disc system. The apparatus has a spindle motor, a spindle motor driver for driving the rotation of the spindle motor in response to a control signal, and a microprocessor for generating peak and bottom hold enable signals. A first error signal detection means for comparing with a predetermined multiple and outputting the compared result as an error signal, detecting a phase error signal from a divided read frame clock signal and a write frame clock signal, and writing the frame in response to the main clock. Second error signal detection means for detecting a frequency error signal from a clock signal and signal selection means for selecting an input error signal, a phase error signal and a frequency error signal in response to a mode selection signal, and outputting the selected signal as a control signal; And the mode selection signal depends on the degree of control of the rotation of the spindle motor. It characterized in that generated from the processor.

Description

디지탈 비디오 디스크 시스템의 스핀들 모터 제어 장치 및 방법{Apparatus and method for controlling spindle motor of digital video disk system}Apparatus and method for controlling spindle motor of digital video disk system

본 발명은 디지탈 비디오 디스크(DVD:Digital Video Disk 또는 Digital Versatile Disk) 시스템에 관한 것으로서, 특히, DVD 시스템의 스핀들 모터 제어 장치 및 방법에 관한 것이다.The present invention relates to a digital video disk (DVD) system, and more particularly, to an apparatus and method for controlling a spindle motor of a DVD system.

컴팩트 디스크 플레이어(CDP:Compact Disk Player) 또는 컴팩트 디스크 롬(CD-Read Only Memory)등의 시스템을 위한 종래의 스핀들 모터 제어 장치 및 방법은 널리 알려져 있다. 그러나, DVD시스템에 대한 스핀들 모터 제어 장치 및 방법에 대한 필요성이 절실히 요구되고 있다.Conventional spindle motor control devices and methods for systems such as Compact Disk Player (CDP) or Compact Disk ROM (CD-Read Only Memory) are well known. However, there is an urgent need for a spindle motor control apparatus and method for a DVD system.

본 발명이 이루고자 하는 기술적 과제는, 엑세스 시간을 단축시키면서 보다 정밀하게 DVD 시스템의 스핀들 모터를 제어할 수 있는 스핀들 모터 제어 장치를 제공하는데 있다.An object of the present invention is to provide a spindle motor control apparatus capable of controlling the spindle motor of a DVD system more precisely while reducing access time.

본 발명이 다른 이루고자 하는 기술적 과제는, DVD 시스템의 상기 스핀들 모터 제어 장치에서 수행되는 스핀들 모터 제어 방법을 제공하는데 있다.Another object of the present invention is to provide a spindle motor control method performed in the spindle motor control apparatus of a DVD system.

도 1은 본 발명에 의한 DVD시스템의 스핀들 모터 제어 장치의 블럭도이다.1 is a block diagram of a spindle motor control apparatus of a DVD system according to the present invention.

도 2 (a)∼(d)들은 도 1에 도시된 위상 에러 검출부의 각 부의 파형도를 나타내는 도면이다.2A to 2D are diagrams showing waveform diagrams of respective parts of the phase error detection unit shown in FIG.

도 3 (a)∼(d)들은 도 1에 도시된 주파수 에러 검출부의 동작을 설명하기 위한 파형도들이다.3A to 3D are waveform diagrams for describing an operation of the frequency error detector shown in FIG. 1.

도 4는 도 1에 도시된 장치에서 수행되는 본 발명에 의한 스핀들 모터 제어 방법을 설명하기 위한 플로우차트이다.4 is a flowchart for explaining a spindle motor control method according to the present invention performed in the apparatus shown in FIG.

상기 과제를 이루기 위해, 스핀들 모터, 상기 스핀들 모터를 제어신호에 응답하여 구동제어하는 스핀들 모터 구동부 및 피크 및 버텀 홀드 인에이블 신호들을 발생하는 마이크로프로세서를 갖는 본 발명에 의한 디지탈 비디오 디스크 시스템의 스핀들 모터 제어 장치는, 검출한 EFM 신호의 펄스폭을 주 클럭 신호의 주기의 제1소정수배와 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1에러 신호 검출 수단과, 분주한 독출 프레임 클럭 신호 및 분주한 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 상기 주 클럭 신호에 응답하여 상기 기입 프레임 클럭 신호로부터 주파수 에러 신호를 검출하는 제2에러 신호 검출 수단 및 모드 선택신호에 응답하여 상기 에러 신호만을 선택하거나 상기 위상 에러 신호와 상기 주파수 에러 신호를 모두 선택하고, 선택된 신호(들)를 상기 제어 신호로서 출력하는 신호 선택수단으로 구성되는 것이 바람직하고, 상기 모드 선택 신호는 프레임 동기 신호의 검출 유무에 따라 상기 마이크로 프로세서로부터 발생되는 것이 바람직하다.In order to achieve the above object, the spindle motor of the digital video disc system according to the present invention has a spindle motor, a spindle motor driver for driving control of the spindle motor in response to a control signal, and a microprocessor for generating peak and bottom hold enable signals. The control device includes first error signal detection means for comparing the detected pulse width of the EFM signal with a first predetermined multiple of the period of the main clock signal, and outputting the compared result as an error signal, a divided read frame clock signal and Second error signal detecting means for detecting a phase error signal from the divided write frame clock signal and detecting a frequency error signal from the write frame clock signal in response to the main clock signal, and only the error signal in response to a mode selection signal. Select or wire both the phase error signal and the frequency error signal And signal selection means for outputting the selected signal (s) as the control signal, and the mode selection signal is preferably generated from the microprocessor in accordance with the presence or absence of detection of a frame synchronization signal.

상기 다른 과제를 이루기 위해, 스핀들 모터, 상기 스핀들 모터를 제어신호에 응답하여 구동제어하는 스핀들 모터 구동수단을 갖는 디지탈 비디오 디스크 시스템의 본 발명에 의한 스핀들 모터 제어 방법은, 프레임 동기 신호가 검출되었는가를 EFM 신호의 펄스 폭을 이용하여 판단하는 단계와, 상기 프레임 동기 신호가 검출되지 않았으면, 스핀들 모터의 회전을 개략적으로 제어하기 위해 EFM 신호의 펄스폭에 따라 상기 제어 신호를 발생하는 단계 및 상기 프레임 동기 신호가 검출되었으면, 상기 스핀들 모터의 회전을 정밀하게 제어하기 위해 분주된 독출 프레임 클럭 신호 및 분주된 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 주 클럭 신호에 상응하여 상기 기입 프레임 클럭 신호로부터 주파수 에러 신호를 검출하며, 검출된 상기 위상 에러 신호와 상기 주파수 에러 신호를 상기 제어신호로서 동시에 발생하는 단계로 이루어지는 것이 바람직하다.In order to achieve the above another object, the spindle motor control method according to the present invention of a digital video disc system having a spindle motor and a spindle motor driving means for driving control of the spindle motor in response to a control signal indicates whether a frame synchronizing signal has been detected. Determining using the pulse width of the EFM signal; generating the control signal according to the pulse width of the EFM signal to roughly control the rotation of the spindle motor if the frame synchronization signal is not detected; If a synchronization signal is detected, a phase error signal is detected from the divided read frame clock signal and the divided write frame clock signal in order to precisely control the rotation of the spindle motor, and from the write frame clock signal corresponding to the main clock signal. Detect a frequency error signal and detect the phase Preferably, an error signal and the frequency error signal are generated simultaneously as the control signal.

이하, 본 발명에 의한 DVD 시스템에서 스핀들 모터 제어 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings the configuration and operation of the spindle motor control device in the DVD system according to the present invention will be described as follows.

도 1은 본 발명에 의한 DVD시스템의 스핀들 모터 제어 장치의 블럭도로서, 펄스폭 검출부(12) 및 펄스폭 비교부(14)로 구성되는 제1 에러 신호 검출부(10), 제2 에러 신호 검출부(16) 및 신호 선택부(40)로 구성된다. 여기서, 제2 에러 신호 검출부(16)는 위상 에러 검출부(20) 및 주파수 에러 검출부(30)로 구성된다. 위상 에러 검출부(20)는 제1 및 제2 분주부들(22 및 24)과 위상 비교부(26)로 구성되고, 주파수 에러 검출부(30)는 감산부(32), 승산부(34) 및 주파수 에러 발생부(36)로 구성된다.1 is a block diagram of a spindle motor control apparatus for a DVD system according to the present invention, wherein the first error signal detection unit 10 and the second error signal detection unit are constituted by a pulse width detection unit 12 and a pulse width comparison unit 14. And a signal selector 40. Here, the second error signal detector 16 includes a phase error detector 20 and a frequency error detector 30. The phase error detector 20 includes first and second dividers 22 and 24 and a phase comparator 26. The frequency error detector 30 includes a subtractor 32, a multiplier 34, It consists of a frequency error generator 36.

도 1에 도시된 제1에러 신호 검출부(10)는 검출한 EFM(Eight to Fourteen Modulation) 신호의 펄스 폭을 주 클럭 신호(CK)의 주기의 소정수배와 비교하고, 비교된 결과를 에러 신호로서 출력한다. 이를 위해, 제1 에러 신호 검출부(10)의 펄스폭 검출부(12)는 입력단자 IN1을 통해 입력한 EFM신호의 펄스폭을 검출하여 펄스폭 비교부(14)로 출력한다. 펄스폭 비교부(14)는 주 클럭 신호(CK)의 주기의 소정수배, 예를 들면 28배와 펄스폭을 비교하고, 비교된 결과를 에러 신호로서 신호 선택부(40)로 출력한다.The first error signal detection unit 10 shown in FIG. 1 compares the detected pulse width of the EFM (Eight to Fourteen Modulation) signal with a predetermined multiple of the period of the main clock signal CK, and compares the result as an error signal. Output To this end, the pulse width detector 12 of the first error signal detector 10 detects the pulse width of the EFM signal input through the input terminal IN1 and outputs the pulse width to the pulse width comparator 14. The pulse width comparator 14 compares the pulse width with a predetermined number of times, for example, 28 times the period of the main clock signal CK, and outputs the compared result to the signal selector 40 as an error signal.

펄스폭 검출부(12)는 입력단자 IN2를 통해 입력되는 독출 프레임 클럭 신호(RFCK:Read Frame ClocK)를 소정 비율들로 분주하고, 분주된 독출 프레임 클럭 신호들(RFCK/2, RFCK/4)의 각 주기에서 입력단자 IN1을 통해 입력된 EFM 신호의 가장 긴 펄스폭을 마이크로 프로세서(미도시)로부터 발생되어 입력단자 IN3을 통해 입력되는 피크 홀드 인에이블(peak hold enable) 신호에 응답하여 검출하고, 검출된 가장 긴 펄스폭들중에서 가장 짧은 펄스폭을 입력단자 IN3을 통해 입력되는 버텀 홀드 인에이블(bottom hold enable) 신호에 응답하여 분주된 독출 프레임 클럭 신호들(RFCK/4, RFCK/8, RFCK/16, RFCK/32)의 주기내에서 검출하며, 검출된 가장 짧은 펄스폭을 프레임 동기 신호로서 출력한다. 이 때, 마이크로 프로세서(미도시)는 펄스 폭 검출부(12)로부터 출력되는 프레임 동기 신호를 이용하여 후술되는 바와 같이 모드 선택 신호(MS)를 발생한다.The pulse width detection unit 12 divides the read frame clock signal RFCK (Read Frame ClocK) input through the input terminal IN2 at predetermined ratios, and divides the read frame clock signals RFCK / 2 and RFCK / 4. In each period, the longest pulse width of the EFM signal input through the input terminal IN1 is detected in response to a peak hold enable signal generated from a microprocessor (not shown) and input through the input terminal IN3. Of the longest pulse widths detected, the shortest pulse widths are divided into read frame clock signals (RFCK / 4, RFCK / 8, RFCK) in response to a bottom hold enable signal input through the input terminal IN3. / 16, RFCK / 32) is detected and the detected shortest pulse width is output as a frame synchronization signal. At this time, the microprocessor (not shown) generates the mode selection signal MS as described later by using the frame synchronization signal output from the pulse width detector 12.

한편, 도 1에 도시된 제1 에러 신호 검출부(10)는 EFM 펄스폭이 27t(여기서, t는 주 클럭 신호의 주기)이하이면, 스핀들 모터의 회전이 빠른 상태이므로, 스핀들 모터의 회전을 느리게 하기 위한 에러 신호를 발생하고, EFM 펄스폭이 28t이면 스핀들 모터의 회전이 일정하게 유지되도록 에러 신호를 발생하며, EFM 펄스폭이 29t 이상이면 스핀들 모터의 회전이 느린 상태이므로 스핀들 모터의 회전을 빨리하도록 에러 신호를 발생한다.On the other hand, the first error signal detection unit 10 shown in FIG. 1 slows down the rotation of the spindle motor since the rotation of the spindle motor is fast when the EFM pulse width is 27 t or less (where t is the period of the main clock signal). If the EFM pulse width is 28t, an error signal is generated.The error signal is generated so that the rotation of the spindle motor is kept constant. If the EFM pulse width is more than 29t, the spindle motor rotates slowly. Generates an error signal.

도 1에 도시된 제2 에러 신호 검출부(16)는 분주한 독출 프레임 클럭 신호 및 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 주 클럭 신호(CK)에 응답하여 기입 프레임 클럭 신호로부터 주파수 에러 신호를 검출한다. 이를 위해, 제2 에러 신호 검출부(16)의 위상 에러 검출부(20)는 분주한 독출 프레임 클럭 신호 및 분주한 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 주파수 에러 검출부(30)는 주 클럭 신호(CK)에 응답하여 기입 프레임 클럭 신호로부터 주파수 에러 신호를 검출한다.The second error signal detection unit 16 shown in FIG. 1 detects a phase error signal from the divided read frame clock signal and the write frame clock signal, and outputs a frequency error signal from the write frame clock signal in response to the main clock signal CK. Detect. To this end, the phase error detection unit 20 of the second error signal detection unit 16 detects the phase error signal from the divided read frame clock signal and the divided write frame clock signal, and the frequency error detection unit 30 performs the main clock signal. In response to (CK), a frequency error signal is detected from the write frame clock signal.

즉, 위상 에러 검출부(20)의 제1 및 제2 분주부들(22 및 24)은 입력단자 IN2를 통해 입력한 독출 프레임 클럭 신호 및 입력단자 IN4를 통해 입력한 기입 프레임 클럭 신호를 소정비율로 각각 분주하고, 분주된 신호들을 위상 비교부(26)로 출력한다. 위상 비교부(26)는 제1 및 제2분주부들(22 및 24)에서 각각 분주된 독출 프레임 클럭 신호 및 기입 프레임 클럭 신호의 위상을 비교하고, 비교된 결과를 위상 에러 신호로서 신호 선택부(40)로 출력한다.That is, the first and second dividers 22 and 24 of the phase error detector 20 may set the read frame clock signal input through the input terminal IN2 and the write frame clock signal input through the input terminal IN4 at a predetermined ratio. Each is divided, and the divided signals are output to the phase comparator 26. The phase comparator 26 compares the phases of the read frame clock signal and the write frame clock signal divided by the first and second dividers 22 and 24, respectively, and uses the result of the comparison as a phase error signal. Output to (40).

도 2 (a)∼(d)들은 도 1에 도시된 위상 에러 검출부(20)의 각 부의 파형도를 나타내는 도면으로서, 도 2 (a)는 독출 프레임 클럭 신호를 예를 들어, 4분주한 신호의 파형도를 나타내고, 도 2 (b)는 기입 프레임 클럭 신호를 예를 들어, 4분주한 신호의 파형도를 나타내고, 도 2 (c) 및 (d)들은 위상 에러 신호들의 파형도를 각각 나타낸다.2 (a) to 2 (d) show a waveform diagram of each part of the phase error detector 20 shown in FIG. 1, and FIG. 2 (a) shows a signal obtained by dividing a read frame clock signal into four divisions, for example. 2 (b) shows a waveform diagram of a signal obtained by dividing the write frame clock signal into four, for example, and FIGS. 2 (c) and (d) show waveform diagrams of phase error signals, respectively. .

예를 들어, 분주된 독출 프레임 클럭 신호의 위상이 분주된 기입 프레임 클럭 신호의 위상보다 앞설 때, 도 2 (c)에 도시된 바와 같은 위상 에러 신호(50)가 발생되어 스핀들 모터의 회전속도를 빨리 해준다. 그러나, 분주된 독출 프레임 클럭 신호의 위상이 분주된 기입 프레임 클럭 신호의 위상보다 느릴 때, 도 2 (d)에 도시된 바와 같이 위상 에러 신호(52)가 발생되어 스핀들 모터의 회전 속도를 느리게 해준다.For example, when the phase of the divided read frame clock signal precedes the phase of the divided write frame clock signal, a phase error signal 50 as shown in FIG. 2C is generated to increase the rotational speed of the spindle motor. Do it quickly. However, when the phase of the divided read frame clock signal is slower than the phase of the divided write frame clock signal, a phase error signal 52 is generated as shown in Fig. 2 (d) to slow the rotational speed of the spindle motor. .

제2 에러 신호 검출부(16)의 주파수 에러 검출부(30)는 입력단자 IN4를 통해 입력한 기입 프레임 클럭 신호의 ″고″ 논리레벨이 유지되는 구간(tHW)후에 다음 수학식 1로 표현되는 시간(T)동안 ″고″ 논리 레벨의 주파수 에러 신호를 출력한다.The frequency error detection unit 30 of the second error signal detection unit 16 is represented by the following equation (1) after a period tHW in which the ″ high ″ logic level of the write frame clock signal input through the input terminal IN4 is maintained. Outputs a frequency error signal of ″ high ″ logic level during T).

Figure pat00001
Figure pat00001

여기서, t는 주 클럭 신호(CK)의 주기로서 52.32MHz이다.Here, t is 52.32 MHz as the period of the main clock signal CK.

수학식 1을 수행하기 위해, 주파수 에러 검출부(30)의 감산부(32)는 입력단자 IN4를 통해 입력된 기입 프레임 클럭 신호가 ″고″ 논리 레벨로서 발생되는 시간(tHW)에서 주 클럭 신호(CK)의 주기(t)의 1472배를 감산한다. 승산부(34)는 감산부(32)에서 감산된 결과를 93과 승산하고, 승산된 값을 주파수 에러 신호의 ″고″레벨 유지시간(T)으로 주파수 에러 발생부(36)로 출력한다.In order to perform Equation 1, the subtractor 32 of the frequency error detector 30 performs the main clock signal at a time t HW at which the write frame clock signal input through the input terminal IN4 is generated as a ″ high ″ logic level. Subtract 1472 times the period t of (CK). The multiplication section 34 multiplies the result subtracted by the subtraction section 32 by 93, and outputs the multiplied value to the frequency error generation section 36 as the " high " level holding time T of the frequency error signal.

도 3 (a)∼(d)들은 도 1에 도시된 주파수 에러 검출부(30)의 동작을 설명하기 위한 파형도들로서, 도 3 (a)는 주 클럭 신호의 파형도를 나타내고, 도 3 (b)는 기입 프레임 클럭 신호의 파형도를 나타내고, 도 3 (c)는 시스템 클럭 신호의 파형도를 나타내고, 도 3 (d)는 주파수 에러 신호의 파형도를 각각 나타낸다.3 (a) to 3d are waveform diagrams for explaining the operation of the frequency error detector 30 shown in FIG. 1, and FIG. 3 (a) shows a waveform diagram of a main clock signal, and FIG. Denotes a waveform diagram of a write frame clock signal, FIG. 3 (c) shows a waveform diagram of a system clock signal, and FIG. 3 (d) shows a waveform diagram of a frequency error signal.

도 1에 도시된 주파수 에러 발생부(36)는 입력단자 IN4를 통해 입력되며 도 3 (b)에 도시된 기입 프레임 클럭 신호의 하강 엣지에서 도 3 (d)에 도시된 주파수 에러 신호를 ″저″논리레벨에서 ″고″ 논리레벨로 전이시키고, 수학식 1에 도시된 시간(T)동안 ″고″레벨을 유지한 후, T시간이 경과된 후에 ″고″ 논리레벨에서 ″저″ 논리레벨로 다시 도 3 (d)에 도시된 바와 같이 주파수 에러 신호의 레벨을 전이시킨다.The frequency error generator 36 shown in FIG. 1 is input through the input terminal IN4 and at the falling edge of the write frame clock signal shown in FIG. 3 (b), the frequency error signal shown in FIG. Transition from logic level to ″ high ″ logic level, maintain ″ high ″ level for time T shown in equation 1, and then ″ low ″ logic level from ″ high ″ logic level after T time has elapsed Again, the level of the frequency error signal is shifted as shown in FIG.

신호 선택부(40)는 에러 신호, 위상 에러 신호 및 주파수 에러 신호를 입력하고, 입력한 신호들중 모드 선택신호(MS)에 응답하여 에러 신호만을 선택하거나 위상 및 주파수 에러 신호들을 모두 선택하고, 선택된 신호(들)을 제어 신호로서 출력단자 OUT를 통해 스핀들 모터 구동부(미도시)로 출력한다. 스핀들 모터 구동부는 제어신호에 따라 스핀들 모터를 구동 및 제어한다.The signal selector 40 inputs an error signal, a phase error signal and a frequency error signal, selects only an error signal or both phase and frequency error signals in response to the mode selection signal MS among the input signals, The selected signal (s) is output as a control signal to the spindle motor driver (not shown) through the output terminal OUT. The spindle motor driver drives and controls the spindle motor according to a control signal.

여기서, 모드 선택 신호(MS)는 스핀들 모터가 회전을 시작할 때, 트랙 점프시 또는 EFM 위상 동기 루프가 잠금 상태가 아닐 때와 같이 스핀들 모터를 개략적으로 제어하고자 할 때, 즉, 프레임 동기 신호가 검출되지 않았을 때, 펄스폭 비교부(14)로부터 출력되는 에러 신호가 출력단자 OUT를 통해 출력되도록 마이크로 프로세서(미도시)로부터 발생된다. 그러나, EFM 위상 동기 루프가 잠금 상태에 있을 때와 같이 스핀들 모터를 정밀하게 제어하고자 할 때, 즉, 프레임 동기 신호가 검출되지 않았을 때, 위상 에러 신호 및 주파수 에러 신호가 신호 선택부(40)에서 동시에 선택되어 출력단자 OUT를 통해 출력되도록 모드 선택 신호(MS)가 발생된다.Here, the mode selection signal MS is used to roughly control the spindle motor, such as when the spindle motor starts to rotate, when the track jumps or when the EFM phase lock loop is not locked, that is, when the frame sync signal is detected. If not, an error signal output from the pulse width comparison section 14 is generated from a microprocessor (not shown) to be output through the output terminal OUT. However, when the spindle motor is to be controlled precisely, such as when the EFM phase lock loop is in the locked state, that is, when the frame lock signal is not detected, the phase error signal and the frequency error signal are received by the signal selector 40. The mode selection signal MS is generated to be simultaneously selected and output through the output terminal OUT.

도 4는 도 1에 도시된 장치에서 수행되는 본 발명에 의한 스핀들 모터 제어 방법을 설명하기 위한 플로우차트로서, 스핀들 모터의 회전 제어 정도를 판단하는 단계(제60단계), 개략적인 제어를 수행하는 단계(제62단계) 및 정밀 제어를 수행하는 단계(제64단계)로 이루어진다.FIG. 4 is a flowchart for explaining a spindle motor control method according to the present invention performed in the apparatus shown in FIG. 1, which includes determining a degree of rotation control of a spindle motor (step 60) and performing rough control. Step (step 62) and performing precision control (step 64).

도 4에 도시된 바와 같이, 본 발명에 의한 스핀들 모터 제어 방법에서는 스핀들 모터를 정밀하게 제어할 것인가 개략적으로 제어할 것인가를 판단한다(제60단계). 이를 위해, 제60 단계에서는 전술한 바와 같이, 프레임 동기 신호가 검출되었는가를 결정한다. 만일, 프레임 동기 신호가 검출되지 않았으면 즉, 스핀들 모터를 개략적으로 제어하고자 하는 상황이면, 도 1에 도시된 제1에러 신호 검출부(10)는 전술한 동작에 의해 EFM 신호의 펄스폭에 따라 스핀들 모터의 회전을 제어한다(제62단계). 그러나, 프레임 동기 신호가 검출되었으면 즉, 스핀들 모터를 정밀하게 제어하고자 하는 상황이면, 본 발명에 의한 스핀들 모터 제어 방법은 전술한 바와 같이 위상 에러 검출부(20) 및 주파수 에러 검출부(30)에서 각각 검출된 위상 에러 신호와 주파수 에러 신호를 동시에 이용하여 스핀들 모터의 회전을 제어한다(제64단계).As shown in FIG. 4, in the spindle motor control method according to the present invention, it is determined whether the spindle motor is precisely controlled or roughly controlled (step 60). To this end, in step 60, as described above, it is determined whether a frame synchronization signal has been detected. If no frame synchronizing signal is detected, that is, a situation in which the spindle motor is to be controlled schematically, the first error signal detecting unit 10 shown in FIG. 1 performs the spindle according to the pulse width of the EFM signal by the above-described operation. The rotation of the motor is controlled (step 62). However, if a frame synchronizing signal is detected, that is, a situation in which the spindle motor is to be precisely controlled, the spindle motor control method according to the present invention detects each of the phase error detector 20 and the frequency error detector 30 as described above. The rotation of the spindle motor is controlled by using the phase error signal and the frequency error signal simultaneously (step 64).

이상에서 설명한 바와 같이, 본 발명에 의한 스핀들 모터 제어 장치 및 방법은 스핀들 모터를 EFM 신호를 이용하여 개략적으로 제어하기 때문에 픽업이 목표로 하는 트랙에 도달하는 엑세스 시간을 단축시킬 수 있으며, 위상 제어 신호와 주파수 제어 신호를 동시에 이용하여 보다 정밀하게 스핀들 모터를 제어할 수 있는 효과가 있다.As described above, since the spindle motor control apparatus and method according to the present invention schematically control the spindle motor using the EFM signal, it is possible to shorten the access time for the pickup to reach the target track, and the phase control signal. It is effective to control spindle motor more precisely by using and frequency control signal simultaneously.

Claims (5)

스핀들 모터, 상기 스핀들 모터를 제어신호에 응답하여 구동제어하는 스핀들 모터 구동부 및 피크 및 버텀 홀드 인에이블 신호들을 발생하는 마이크로프로세서를 갖는 디지탈 비디오 디스크 시스템의 스핀들 모터 제어 장치에 있어서,A spindle motor control apparatus for a digital video disc system having a spindle motor, a spindle motor driver for driving control of the spindle motor in response to a control signal, and a microprocessor for generating peak and bottom hold enable signals. 검출한 EFM 신호의 펄스폭을 주 클럭 신호의 주기의 제1소정수배와 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1에러 신호 검출 수단;First error signal detecting means for comparing the detected pulse width of the EFM signal with a first predetermined multiple of the period of the main clock signal and outputting the compared result as an error signal; 분주한 독출 프레임 클럭 신호 및 분주한 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 상기 주 클럭 신호에 응답하여 상기 기입 프레임 클럭 신호로부터 주파수 에러 신호를 검출하는 제2에러 신호 검출 수단; 및Second error signal detecting means for detecting a phase error signal from the divided read frame clock signal and the divided write frame clock signal and detecting a frequency error signal from the write frame clock signal in response to the main clock signal; And 모드 선택신호에 응답하여 상기 에러 신호만을 선택하거나 상기 위상 에러 신호와 상기 주파수 에러 신호를 모두 선택하고, 선택된 신호(들)를 상기 제어 신호로서 출력하는 신호 선택수단을 구비하고,Signal selection means for selecting only the error signal or both the phase error signal and the frequency error signal in response to a mode selection signal, and outputting the selected signal (s) as the control signal, 상기 모드 선택 신호는 프레임 동기 신호의 검출 유무에 따라 상기 마이크로 프로세서로부터 발생되는 것을 특징으로 하는 디지탈 비디오 디스크 시스템의 스핀들 모터 제어 장치.And the mode selection signal is generated from the microprocessor according to whether a frame synchronization signal is detected. 제1항에 있어서, 상기 제1에러 신호 검출 수단은The method of claim 1, wherein the first error signal detecting means 상기 EFM신호의 펄스폭을 검출하는 펄스폭 검출 수단; 및Pulse width detection means for detecting a pulse width of the EFM signal; And 상기 펄스폭을 상기 제1소정수배와 비교하고, 비교된 결과를 상기 에러 신호로서 출력하는 펄스폭 비교수단을 구비하는 것을 특징으로 하는 디지탈 비디오 디스크의 스핀들 모터 제어 장치.And a pulse width comparison means for comparing the pulse width with the first predetermined multiple times and outputting the compared result as the error signal. 제1항에 있어서, 상기 제2에러 신호 검출 수단은The method of claim 1, wherein the second error signal detecting means 상기 독출 프레임 클럭 신호 및 기입 프레임 클럭 신호를 입력하여 소정비율로 각각 분주하는 제1 및 제2분주수단들;First and second dividing means for inputting the read frame clock signal and the write frame clock signal and dividing the read frame clock signal at a predetermined ratio; 상기 제1 및 상기 제2 분주수단에서 분주된 상기 독출 프레임 클럭 신호 및 기입 프레임 클럭 신호의 위상을 비교하고, 비교된 결과를 상기 위상 에러 신호로서 출력하는 위상 비교수단; 및Phase comparison means for comparing phases of the read frame clock signal and the write frame clock signal divided by the first and second division means, and outputting the compared result as the phase error signal; And 상기 기입 프레임 클럭 신호의 소정 논리 레벨이 유지되는 구간 및 상기 주 클럭 신호의 주기에 상응하는 시간동안 상기 기입 프레임 클럭 신호에 응답하여 상기 소정 논리 레벨의 상기 주파수 에러 신호를 출력하는 주파수 에러 검출 수단을 구비하는 것을 특징으로 하는 디지탈 비디오 디스크의 스핀들 모터 제어 장치.Frequency error detection means for outputting the frequency error signal of the predetermined logic level in response to the write frame clock signal for a period corresponding to a period in which the predetermined logic level of the write frame clock signal is maintained and a period of the main clock signal; Spindle motor control apparatus for a digital video disk, characterized in that provided. 제3항에 있어서, 상기 주파수 에러 검출 수단은The method of claim 3, wherein the frequency error detecting means 상기 기입 프레임 클럭 신호가 상기 소정 논리 레벨로서 발생되는 시간에서 상기 주 클럭 신호의 주기의 제2 소정수배를 감산하는 감산 수단;Subtraction means for subtracting a second predetermined multiple of the period of the main clock signal from the time when the write frame clock signal is generated as the predetermined logic level; 상기 감산된 결과를 소정값과 승산하고, 승산된 값을 상기 상응하는 시간으로서 출력하는 승산수단; 및Multiplication means for multiplying the subtracted result by a predetermined value and outputting the multiplied value as the corresponding time; And 상기 상응하는 시간동안 상기 소정 논리 레벨의 상기 주파수 에러 신호를 발생하는 주파수 에러 발생 수단을 구비하는 것을 특징으로 하는 디지탈 비디오 디스크 시스템의 스핀들 모터 제어 장치.And a frequency error generating means for generating said frequency error signal of said predetermined logic level during said corresponding time period. 스핀들 모터, 상기 스핀들 모터를 제어신호에 응답하여 구동제어하는 스핀들 모터 구동수단을 갖는 디지탈 비디오 디스크 시스템의 스핀들 모터 제어 방법에 있어서,A spindle motor control method for a digital video disc system having a spindle motor and a spindle motor driving means for driving control of the spindle motor in response to a control signal. 프레임 동기 신호가 검출되었는가를 EFM 신호의 펄스 폭을 이용하여 판단하는 단계;Determining whether a frame synchronization signal has been detected using the pulse width of the EFM signal; 상기 프레임 동기 신호가 검출되지 않았으면, 스핀들 모터의 회전을 개략적으로 제어하기 위해 EFM 신호의 펄스폭에 따라 상기 제어 신호를 발생하는 단계; 및If the frame synchronizing signal is not detected, generating the control signal according to the pulse width of the EFM signal to roughly control the rotation of the spindle motor; And 상기 프레임 동기 신호가 검출되었으면, 상기 스핀들 모터의 회전을 정밀하게 제어하기 위해 분주된 독출 프레임 클럭 신호 및 분주된 기입 프레임 클럭 신호로부터 위상 에러 신호를 검출하고, 주 클럭 신호에 상응하여 상기 기입 프레임 클럭 신호로부터 주파수 에러 신호를 검출하며, 검출된 상기 위상 에러 신호와 상기 주파수 에러 신호를 상기 제어신호로서 동시에 발생하는 단계를 구비하는 것을 특징으로 하는 디지탈 비디오 디스크 시스템의 스핀들 모터 제어 방법.When the frame synchronizing signal is detected, a phase error signal is detected from the divided read frame clock signal and the divided write frame clock signal to precisely control the rotation of the spindle motor, and the write frame clock corresponding to the main clock signal. Detecting a frequency error signal from the signal, and simultaneously generating the detected phase error signal and the frequency error signal as the control signal.
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