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KR100238243B1 - 반도체 메모리장치 및 방법 - Google Patents

반도체 메모리장치 및 방법 Download PDF

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KR100238243B1
KR100238243B1 KR1019970015006A KR19970015006A KR100238243B1 KR 100238243 B1 KR100238243 B1 KR 100238243B1 KR 1019970015006 A KR1019970015006 A KR 1019970015006A KR 19970015006 A KR19970015006 A KR 19970015006A KR 100238243 B1 KR100238243 B1 KR 100238243B1
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Abstract

자가 리프레쉬 동작 모드에서 전력 손실을 감소시킬 수 있는 반도체 메모리 장치 및 방법이 개시되어 있다. 본 발명에 따른 반도체 메모리 장치는 복수의 메모리 셀 어레이들을 구비하고, 복수의 메모리 셀 어레이들은 각각, 제 1, 제 2, 및 제 3 전원 단자들, 복수의 비트 라인들, 다수의 메모리 셀들, 복수의 센싱 증폭부들, 복수의 분리 소자들, 및 분리 소자 제어 회로를 구비한다. 분리 소자 제어 회로는 복수의 분리 소자들을 제어하기 위한 분리 소자 인에이블 신호를 발생시키기 위한 것으로서, 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이 블록이 바뀔 때에만 소정의 레벨로 상태가 전환되는 분리 소자 인에이블 신호를 발생시킨다. 본 발명에 의하면, 분리 소자들의 상태가 자가 리프레쉬 동작을 수행할 해당되는 메모리 셀 어레이 블록이 바뀔 때에만 변화하므로 자가 리프레쉬 동작 시에 소모되는 전력 손실을 감소시키는 효과를 가진다.

Description

반도체 메모리 장치 및 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 자가 리프레쉬(Self Refresh) 동작 시에 로 블록(Row Block)들을 분리 선택하는 분리 소자(Isolation Device)의 상태가 셀프 리프레쉬 동작을 수행하는 블록이 바뀔 때에만 변화하도록 구성되어 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에 있어서, 특히 다이나믹 렌덤 엑세스 메모리 장치는 저장 커패시터(Storage Capacitor)에 정보를 차지(Charge)의 량에 따라 저장하고 저장 커패시터에 저장되어 있는 차지(Charge)의 량을 감지하여 기입되어 있는 정보를 독출하는 장치이다. 그러나 다이나믹 렌덤 엑세스 메모리 장치에 있어서 메모리 셀의 구조상 발생하는 본질적인 누설 경로와 제조 과정에서 발생하는 여러 가지 요인에 의한 결함 등에 의해서 누설 전류가 형성되어 저장 커패시터에 저장되어 있는 차지(Charge)의 량이 손실되어 진다. 따라서 이러한 누설 전류에 의해 저장 커패시터에 저장되어 있는 차지(Charge)의 량이 손실되어 정보가 새어 나가는 것에 대한 보상이 필요하다.
리프레쉬(Refresh) 동작은 이러한 필요성에 따라 누설 전류에 의해 손실된 차지(Charge)를 원 상태로 복원시키는 동작이다. 리프레쉬 동작은 로 어드레스(Row Address) 버퍼(Buffer)를 동작시키고, 해당되는 워드 라인(Word Line)을 선택하여, 해당되는 비트 라인들 사이에 차지 쉐어링(Charge Sharing)을 한 후, 센싱 증폭부(Sensing Amplifier)에 의해서 센싱 동작을 하고, 해당되는 셀에 대한 액티브(Active) 복원(Restore) 동작을 하는 일련의 동작들로써 이루어진다.
리프레쉬 동작은 칩 회로 동작의 차이에 따라 ROR(RAS Only Refresh), CBR(CAS Before RAS) 리프레쉬, 히든(Hidden) 리프레쉬, 및 자가 리프레쉬(Self Refresh) 등으로 나뉘어 진다.
자가 리프레쉬는 내부 오실레이터(Oscillator)에 의해서 만들어진 주기마다 워드 라인을 선택하여 선택된 워드 라인에 연결된 메모리 셀들의 정보를 복원하는 동작이다.
도 1은 종래의 반도체 메모리 장치에 있어서, 메모리 셀 어레이들과 그 주변 회로의 블록도를 나타내고 있다.
도 1을 참조하면, 종래의 반도체 메모리 장치에 있어서, 메모리 셀 어레이들과 그 주변 회로는 메모리 셀 어레이들(100,200), 분리 소자 인에이블 신호 발생기들(110,120,210,220,310), 블록 선택 신호 발생기들(130,230), 센싱 증폭부들(160,260,360), 및 분리 소자들(141,142,151,152,241,242,251,252,341,342)을 구비한다.
메모리 셀 어레이들(100,200)은 각각 다수의 메모리 셀들로써 구성되어 있다.
메모리 셀 어레이들(100,200)을 구성하고 있는 메모리 셀들은 각각 비트 라인과 접지 단자 사이에 서로 직렬로 접속되어 있는 하나의 스위칭 소자와 하나의 저장 커패시터로 구성되어 있다. 저장 커패시터는 정보를 차지(Charge)의 량으로서 저장하고, 스위칭 소자는 저장 커패시터에 저장되어 있는 정보를 독출하거나 저장 커패시터에 정보를 기입할 때에 해당되는 비트라인과 저장 커패시터 사이의 정보를 스위칭 하는 수단으로서 해당되는 워드 라인에 의하여 제어된다. 여기서 참조부호들, WL0, WL1, 내지 WL511은 각각 워드 라인들을 나타낸다.
블록 선택 신호 발생기(130)는 블록 어드레스(DRA0)를 입력하여 이에 따라 블록 선택 신호(BLS0)를 액티브 시켜 출력한다. 즉 블록 선택 신호 발생기(130)는 블록 어드레스(DRA0)가 메모리 셀 어레이(100)를 포함하는 블록을 선택하기 위하여 액티브 되어 입력될 때 블록 선택 신호(BLS0)를 액티브 시켜 출력한다.
블록 선택 신호 발생기(230)는 블록 어드레스(DRA1)를 입력하여 이에 따라 블록 선택 신호(BLS1)를 액티브 시켜 출력한다. 즉 블록 선택 신호 발생기(230)는 블록 어드레스(DRA1)가 메모리 셀 어레이(200)를 포함하는 블록을 선택하기 위하여 액티브 되어 입력될 때 블록 선택 신호(BLS2)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(110)는 블록 선택 신호 발생기(130)로부터 출력되는 블록 선택 신호(BLS0)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO0L)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(120)는 블록 선택 신호 발생기(130)로부터 출력되는 블록 선택 신호(BLS0)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO0R)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(210)는 블록 선택 신호 발생기(230)로부터 출력되는 블록 선택 신호(BLS1)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO1L)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(220)는 블록 선택 신호 발생기(230)로부터 출력되는 블록 선택 신호(BLS1)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO1R)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(310)는 메모리 셀 어레이(200)를 포함하는 블록에 인접한 도시되어 있지 않은 메모리 셀 어레이 블록의 블록 선택 신호 발생기로부터 출력되는 블록 선택 신호(BLS2)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO2L)를 액티브 시켜 출력한다.
센싱 증폭부(160)는 메모리 셀 어레이(100)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
센싱 증폭부(260)는 메모리 셀 어레이(100)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다. 또한 센싱 증폭부(260)는 메모리 셀 어레이(200)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
센싱 증폭부(360)는 메모리 셀 어레이(200)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다. 또한 센싱 증폭부(360)는 메모리 셀 어레이(200)에 인접하여 위치하고 있는 도시되어 있지 않은 메모리 셀 어레이를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
분리 소자들(141,142)은 일종의 스위칭 소자들로서 메모리 셀 어레이(100)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(160) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(110)로부터 출력되는 분리 소자 인에이블 신호(PISO0L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(160) 사이의 전기적인 접속을 형성한다.
분리 소자들(151,152)은 일종의 스위칭 소자들로서 메모리 셀 어레이(100)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(260) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(120)로부터 출력되는 분리 소자 인에이블 신호(PISO0R)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(260) 사이의 전기적인 접속을 형성한다.
분리 소자들(241,242)은 일종의 스위칭 소자들로서 메모리 셀 어레이(200)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(260) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(210)로부터 출력되는 분리 소자 인에이블 신호(PISO1L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(260) 사이의 전기적인 접속을 형성한다.
분리 소자들(251,252)은 일종의 스위칭 소자들로서 메모리 셀 어레이(200)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(360) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(220)로부터 출력되는 분리 소자 인에이블 신호(PISO1R)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(360) 사이의 전기적인 접속을 형성한다.
분리 소자들(341,142)은 일종의 스위칭 소자들로서 메모리 셀 어레이(200)에 인접하여 위치하고 있는 도시되어 있지 않은 메모리 셀 어레이를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(360) 사이에 접속되어 있으며, 해당되는 분리 소자 인에이블 신호 발생기(310)로부터 출력되는 분리 소자 인에이블 신호(PISO2L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(360) 사이의 전기적인 접속을 제어한다.
도 2는 도 1에 있어서, 자가 리프레쉬 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 2를 참조하면, 자가 리프레쉬 동작에 있어서, 내부 오실레이터에 의해 생성되는 신호(POSC)의 매 주기마다 해당되는 메모리 셀 어레이 블록의 워드 라인이 순차적으로 선택되어 전원 레벨(VSS)에서 전원 레벨(VPP)로 되었다가 해당되는 워들 라인에 연결된 메모리 셀의 복원 동작이 끝나는 소정의 일정 시간 후에 다시 전원 레벨(VSS)로 되돌아가는 동작을 반복하게 된다. 이 때 예를 들어 워드 라인이 선택되는 해당 메모리 셀 어레이(200) 블록의 다수의 분리 소자들(241,242,251,252)의 게이트(Gate)는 워드 라인이 전압 레벨(VPP)로 될 때에 분리 소자 인에이블 신호들(PISO1L,PISO1R)에 의하여 동시에 전압 레벨(VPP)로 되고 인접한 좌, 우 메모리 셀 어레이들(100,미도시) 블록들의 다수의 분리 소자들(151,152,341,342)은 분리 소자 인에이블 신호들(PISO1R,PISO2L)에 의하여 전압 레벨(VSS)로 된다. 그리고, 워드 라인이 선택되는 해당 메모리 셀 어레이(200) 블록의 다수 분리 소자들(241,242,251,252)의 게이트는 워드 라인이 다시 전압 레벨(VSS)로 될 때 분리 소자 인에이블 신호들(PISO1L,PISO1R)에 의하여 전압 레벨(VPP)로부터 전압 레벨(VCC)로 전환되며 인접한 좌, 우 메모리 셀 어레이들(100,미도시) 블록들의 다수의 분리 소자들(151,152,341,342)은 분리 소자 인에이블 신호들(PISO1R,PISO2L)에 의하여 전압 레벨(VSS)로부터 전압 레벨(VCC)로 전환된다.
이와 같이 종래의 반도체 메모리 장치에 있어서는, 내부 오실레이터에 의해서 생성되는 신호(POSC)의 매 주기마다 자가 리프레쉬를 수행하고 있는 메모리 셀 어레이에 인접한 좌, 우 메모리 셀 어레이들의 분리 소자들의 게이트들이 전압 레벨(VSS)로부터 전압 레벨(VCC)로 전환되는 동작을 반복하게 되어 전력 소모가 증가되는 문제가 있다.
따라서 본 발명의 제 1 목적은 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 모드에서 전력 소모를 줄일 수 있도록 분리 소자들을 제어할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 제 2 목적은 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 모드에서 전력 소모를 줄일 수 있도록 분리 소자들을 제어할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 제 3 목적은 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 모드에서 전력 소모를 줄일 수 있도록 분리 소자들을 제어할 수 있는 반도체 메모리 장치의 방법을 제공하는 데 있다.
본 발명의 제 4 목적은 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 모드에서 전력 소모를 줄일 수 있도록 분리 소자들을 제어할 수 있는 반도체 메모리 장치의 방법을 제공하는 데 있다.
도 1은 종래의 반도체 메모리 장치에 있어서 메모리 셀 어레이들과 그 주변 회로들의 블록도이다.
도 2는 도 1에 있어서 자가 리프레쉬 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 있어서 메모리 셀 어레이들과 그 주변 회로들의 블록도이다.
도 4는 도 3에 있어서 래치 수단들의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 5는 도 3에 있어서 블록 선택 신호 발생기들의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 6은 도 3에 있어서 분리 소자 인에이블 신호 발생기들의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 7은 도 3에 있어서 자가 리프레쉬 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 8은 본 발명의 제 2 실시예에 따른 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서, 메모리 셀 어레이들과 그 주변 회로들의 블록도이다.
도 9는 도 8에 있어서 래치 수단들의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 10은 도 8에 있어서 래치 리셋 펄스 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 11은 도 8에 있어서 로 리던던시 인에이블 신호 발생기의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 12는 도 8에 있어서 퓨즈 회로들의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 13은 도 8에 있어서 자가 리프레쉬 동작을 설명하기 위한 여러 신호들의 타이밍도이다.
도 14는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 방법을 나타내는 흐름도이다.
도 15는 본 발명의 제 4 실시예에 따른 로 리던던시 회로를 구비하는 반도체 메모리 장치의 방법을 나타내는 흐름도이다.
* 도면의 주요부분에 대한 부호의 설명
BLS0,BLS1,BLS2 : 블록 선택 신호들,
WL0 내지 WL511 : 워드 라인들,
PISO0L,PISO0R,PISO1L,PISO1R,PISO2L : 분리 소자 인에이블 신호들,
PSISOL0,PSIOSL1,PSISOL2 : 자가 리프레쉬 블록 선택 신호들,
PDISO0,PDISO1,PDISO2 : 분리 소자 디스에이블 신호들,
DRA0,DRA1,DRA2 : 블록 선택 어드레스들,
P1 내지 P5 : PMOS 트랜지스터들,
PSRAS: 자가 리프레쉬 인에이블 신호,
N1 내지 N3: NMOS 트랜지스터들,
VCC,VSS,VPP: 전원 단자들,
RED0 내지 RED3: 로 리던던시 신호들,
PRREB: 로 리던던시 인에이블 신호,
LRSP: 래치 리셋 펄스 신호.
상기 제 1 목적을 달성하기 위하여 본 발명에 따른 자가 리프레쉬 동작 모드와 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서 복수의 메모리 셀 어레이들은 각각, 제 1, 제 2, 및 제 3 전원 단자들; 복수의 비트라인들; 각각, 복수의 비트라인들 중에서 해당되는 비트라인에 접속되어 있는 다수의 메모리 셀들; 각각, 복수의 비트라인들 중에서 해당되는 두 비트라인들 사이에 연결되어 있는 복수의 센싱 증폭부들; 각각, 복수의 비트라인들 중에서 해당되는 비트라인과 복수의 센싱 증폭부들 중에서 해당되는 센싱 증폭부 사이에 접속되어 있고, 해당되는 분리 소자 인에이블 신호에 따라 해당되는 비트라인과 해당되는 센싱 증폭부 사이의 전기적인 접속을 형성하는 복수의 분리 소자들; 각각, 복수의 분리 소자를 제어하는 분리 소자 인에이블 신호를 발생시키는 분리 소자 제어 회로를 구비하고, 분리 소자 제어 회로는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이 블록이 바뀔 때에만 소정의 레벨로 상태가 전환되는 분리 소자 인에이블 신호를 발생시키는 것을 특징으로 한다.
상기 제 2 목적을 달성하기 위하여 본 발명의 제 2 실시예에 따른, 자가 리프레쉬 동작 모드 및 로 블록 리던던시 회로를 구비하고 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서, 복수의 메모리 셀 어레이들은 각각,
제 1, 제 2, 및 제 3 전원 단자들; 복수의 비트라인들; 각각, 복수의 비트라인들 중에서 해당되는 비트라인에 접속되어 있는 다수의 메모리 셀들; 각각, 복수의 비트라인들 중에서 해당되는 두 비트라인들 사이에 연결되어 있는 복수의 센싱 증폭부들; 각각, 복수의 비트라인들 중에서 해당되는 비트라인과 복수의 센싱 증폭부들 중에서 해당되는 센싱 증폭부 사이에 접속되어 있고, 해당되는 분리 소자 인에이블 신호에 따라 해당되는 비트라인과 해당되는 센싱 증폭부 사이의 전기적인 접속을 형성하는 복수의 분리 소자들; 다수의 메모리 셀들 중에서 결함이 발생한 메모리 셀에 해당되는 로 어드레스를 인식하여 해당되는 로 리던던시 신호를 액티브 시키어 출력하는 퓨즈 회로; 각각, 퓨즈회로로부터 출력되는 로 리던던시 신호에 따라 복수의 분리 소자를 제어하는 분리 소자 인에이블 신호를 발생시키는 분리 소자 제어 회로를 구비하고, 분리 소자 제어 회로는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이 블록이 바뀔 때에만 소정의 레벨로 상태가 전환되는 분리 소자 인에이블 신호를 발생시키는 것을 특징으로 한다.
상기 제 3 목적을 달성하기 위하여 본 발명의 제 3 실시예에 따른 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치의 방법에 있어서, 자가 리프레쉬 동작 방법은 자가 리프레쉬 동작 모드에서 자가 리프레쉬 인에이블 신호를 액티브 시키는 자가 리프레쉬 인에이블 신호 발생 단계; 자가 리프레쉬 인에이블 신호 발생 단계 후에 복수의 메모리 셀 어레이 블록들 각각에 해당되는 블록 선택 어드레스에 따라 자가 리프레쉬 동작을 수행할 메모리 셀 어레이 블록을 선택하는 블록 선택 단계; 블록 선택 단계 후에 자가 리프레쉬 동작을 수행하기 위하여 선택되어 진 메모리 셀 어레이 블록에 해당되는 자가 리프레쉬 블록 선택 신호를 액티브 시키고 나머지 블록에 해당되는 메모리 셀 어레이 블록들에 해당되는 자가 리프레쉬 블록 선택 신호들은 넌액티브시키는 자가 리프레쉬 블록 선택 신호 발생 단계; 블록 선택 단계를 통하여 자가 리프레쉬 동작을 수행하기 위하여 선택된 메모리 셀 어레이 블록에 있어서는 제 1 전원 단자의 전압 레벨과 제 2 전원 단자의 전압 레벨을 사이클 주기에 따라 교대로 가지는 해당되는 분리 소자 인에이블 신호를 발생시키고, 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이에 있어서는, 제 3 전원 단자의 전압 레벨을 가지는 분리 소자 인에이블 신호를 발생시키는 .분리 소자 제어 신호 발생 단계; 및 분리 소자 인에이블 신호 발생 단계 후에 발생된 분리 소자 인에이블 신호들에 따라 해당되는 분리 소자들을 제어하고, 해당되는 메모리 셀 어레이를 구성하고 있는 메모리 셀들이 접속되어 있는 워드 라인들을 순차적으로 인에이블 시키면서 메모리 셀들에 저장되어 있는 정보를 리프레쉬 하는 자가 리프레쉬 단계를 구비하는 것을 특징으로 한다.
상기 제 4 목적을 달성하기 위한 본 발명의 제 4 실시예에 따른 로 블록 리던던시와 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치의 방법에 있어서, 자가 리프레쉬 동작 방법은 자가 리프레쉬 동작 모드에서 자가 리프레쉬 인에이블 신호를 액티브 시키는 자가 리프레쉬 인에이블 신호 발생 단계; 자가 리프레쉬 인에이블 신호 발생 단계 후에 복수의 메모리 셀 어레이 블록들 각각에 해당되는 블록 선택 어드레스에 따라 자가 리프레쉬 동작을 수행할 메모리 셀 어레이 블록을 선택하는 블록 선택 단계; 복수의 메모리 셀 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 결함이 발생한 메모리 셀들을 포함하는 메모리 셀 어레이 블록에 해당되는 로 리던던시 신호를 액티브 시키는 로 리던던시 신호 발생 단계; 로 리던던시 신호 발생 단계 후에 복수의 메모리 셀 어레이 블록들에 해당되는 로 리던던시 신호들 중에 어느 하나라도 액티브 되어 있으면 로 리던던시 인에이블 신호를 액티브 시키는 로 리던던시 인에이블 신호 발생 단계; 로 리던던시 인에이블 신호 발생 단계 후에 로 리던던시 인에이블 신호와 로 리던던시 신호에 따라, 자가 리프레쉬 동작을 수행하기 위하여 선택되어 진 메모리 셀 어레이 블록에 해당되는 자가 리프레쉬 블록 선택 신호를 액티브 시키고 나머지 블록에 해당되는 메모리 셀 어레이 블록들에 해당되는 자가 리프레쉬 블록 선택 신호들은 넌액티브시키는 자가 리프레쉬 블록 선택 신호 발생 단계; 자가 리프레쉬 블록 선택 신호 발생 단계 후에, 해당되는 자가 리프레쉬 블록 선택 신호에 따라 자가 리프레쉬 동작을 수행하기 위하여 선택된 메모리 셀 어레이 블록에 있어서는 제 1 전원 단자의 전압 레벨과 제 2 전원 단자의 전압 레벨을 교대로 가지는 해당되는 분리 소자 인에이블 신호를 발생시키고, 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이에 있어서는, 제 3 전원 단자의 전압 레벨을 가지는 분리 소자 인에이블 신호를 발생시키는 분리 소자 제어 신호 발생 단계; 및 분리 소자 인에이블 신호 발생 단계 후에 발생된 분리 소자 인에이블 신호들에 따라 해당되는 분리 소자들을 제어하고, 해당되는 메모리 셀 어레이를 구성하고 있는 메모리 셀들이 접속되어 있는 워드 라인들을 순차적으로 인에이블 시키면서 메모리 셀들에 저장되어 있는 정보를 리프레쉬 하는 자가 리프레쉬 단계를 구비하는 것을 특징으로 한다.
이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예들에 대하여 자세히 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 있어서, 메모리 셀 어레이들과 그 주변 회로들의 블록도를 나타내고 있다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치에 있어서, 메모리 셀 어레이들과 그 주변 회로들은 메모리 셀 어레이들(400,500), 분리 소자 인에이블 신호 발생기들(410,420,510,520,610), 블록 선택 신호 발생기들(430,530), 래치 수단들(440,540), 분리 소자들(451,452,461,462,551,552,561,562,651,652), 및 센싱 증폭부들(470,570,670)을 구비한다.
메모리 셀 어레이들(400,500)은 각각 다수의 메모리 셀들로써 구성되어 있다.
메모리 셀 어레이들(400,500)을 구성하고 있는 메모리 셀들은 각각 비트라인과 접지 단자 사이에 서로 직렬로 접속되어 있는 하나의 스위칭 소자와 하나의 저장 커패시터로 구성되어 있다. 저장 커패시터는 정보를 차지(Charge)의 량으로서 저장하고, 스위칭 소자는 저장 커패시터에 저장되어 있는 정보를 독출하거나 저장 커패시터에 정보를 기입할 때에 해당되는 비트라인과 저장 커패시터 사이의 정보를 스위칭 하는 수단으로서 해당되는 워드 라인에 의하여 제어된다. 여기서 참조부호들, WL0, WL1, 내지 WL511은 각각 워드 라인들을 나타낸다.
래치 수단(440)은 메모리 셀 어레이(400)에 대한 블록 어드레스(DRA0), 인접한 메모리 셀 어레이(500)에 대한 블록 어드레스(DRA1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 메모리 셀 어레이(400)가 자가 리프레쉬 동작을 위하여 선택되었을 지를 감지하여 자가 리프레쉬 블록 선택 신호(PSISOL0)를 액티브 시켜 출력한다. 즉 래치 수단(440)은 메모리 셀 어레이(400)가 자가 리프레쉬 동작에 대하여 선택되어 있고 인접한 메모리 셀 어레이(500)가 자가 리프레쉬 동작에 대하여 선택되어 있지 않는 경우에 자가 리프레쉬 블록 선택 신호(PSISOL0)를 액티브 시킨다, 그 상태를 인접한 메모리 셀 어레이(500)가 선택되어 블록 선택 어드레스(DRA1)가 인에이블 될 때까지 래치 하여 유지시킨다.
래치 수단(540)은 메모리 셀 어레이(500)에 대한 블록 어드레스(DRA1), 인접한 메모리 셀 어레이(도시되어 있지 않음)에 대한 블록 어드레스(DRA2), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 위하여 선택되었을 지를 감지하여 자가 리프레쉬 블록 선택 신호(PSISOL1)를 액티브 시켜 출력한다. 즉 래치 수단(540)은 메모리 셀 어레이(500)가 자가 리프레쉬 동작에 대하여 선택되어 있고 인접한 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작에 대하여 선택되어 있지 않는 경우에 자가 리프레쉬 블록 선택 신호(PSISOL1)를 액티브 시키고, 그 상태를 인접한 메모리 셀 어레이(도시되어 있지 않음)가 선택되어 블록 선택 어드레스(DRA2)가 인에이블 될 때까지 래치 하여 유지시킨다.
블록 선택 신호 발생기(430)는 블록 어드레스(DRA0), 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이들에 따라 블록 선택 신호(BLS0) 및 분리 소자 디스에이블 신호(PSISO0)를 액티브 시켜 출력한다. 즉 블록 선택 신호 발생기(430)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA0)가 메모리 셀 어레이(400) 블록을 선택하기 위하여 액티브 되어 입력될 때 블록 선택 신호(BLS0)를 액티브 시켜 출력한다. 따라서 블록 선택 신호(BLS0)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA0)의 상태에 따라 액티브 되는 신호이다. 그리고 자가 리프레쉬 동작 모드에서 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL0)가 액티브 되어 있는 경우에만 분리 소자 디스에이블 신호(PDISO0)를 액티브 시켜 출력한다.
블록 선택 신호 발생기(530)는 블록 어드레스(DRA1), 래치 수단(540)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이들에 따라 블록 선택 신호(BLS1) 및 분리 소자 디스에이블 신호(PSISO1)를 액티브 시켜 출력한다. 즉 블록 선택 신호 발생기(530)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA1)가 메모리 셀 어레이(500) 블록을 선택하기 위하여 액티브 되어 입력될 때 블록 선택 신호(BLS1)를 액티브 시켜 출력한다. 따라서 블록 선택 신호(BLS1)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA1)의 상태에 따라 액티브 되는 신호이다. 그리고 자가 리프레쉬 동작 모드에서 래치 수단(540)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL1)가 액티브 되어 있는 경우에만 분리 소자 디스에이블 신호(PDISO1)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(410)는 블록 선택 신호 발생기(430)로부터 출력되는 블록 선택 신호(BLS0), 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO0L)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(410)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL0)가 액티브 되어 있는 경우에 블록 선택 신호(BLS0)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO0L)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(410)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(400)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO0L)로서 출력한다.
분리 소자 인에이블 신호 발생기(420)는 블록 선택 신호 발생기(430)로부터 출력되는 블록 선택 신호(BLS0), 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0), 인접한 메모리 셀 어레이(500)의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO0R)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(420)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(500)의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(420)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL0)가 액티브 되어 있는 경우에 블록 선택 신호(BLS0)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(420)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(400)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다.
분리 소자 인에이블 신호 발생기(510)는 블록 선택 신호 발생기(530)로부터 출력되는 블록 선택 신호(BLS1), 래치 수단(540)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL1), 인접한 메모리 셀 어레이(400)의 블록 선택 신호 발생기(430)로부터 출력되는 분리 소자 디스에이블 신호(PDISO0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO1L)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(510)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(400)의 블록 선택 신호 발생기(430)로부터 출력되는 분리 소자 디스에이블 신호(PDISO0)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(400)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1L)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(510)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL1)가 액티브 되어 있는 경우에 블록 선택 신호(BLS1)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO1L)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(510)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(400)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1L)로서 출력한다.
분리 소자 인에이블 신호 발생기(520)는 블록 선택 신호 발생기(530)로부터 출력되는 블록 선택 신호(BLS1), 래치 수단(540)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL1), 인접한 메모리 셀 어레이(도시되어 있지 않음)의 블록 선택 신호 발생기(도시되어 있지 않음)로부터 출력되는 분리 소자 디스에이블 신호(PDISO2), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO1R)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(520)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(도시되어 있지 않음)의 블록 선택 신호 발생기(도시되어 있지 않음)로부터 출력되는 분리 소자 디스에이블 신호(PDISO2)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1R)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(520)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL1)가 액티브 되어 있는 경우에 블록 선택 신호(BLS1)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO1R)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(520)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1R)로서 출력한다.
분리 소자 인에이블 신호 발생기(610)는 해당되는 메모리 셀 어레이(도시되어 있지 않음) 블록의 블록 선택 신호 발생기(도시되어 있지 않음)로부터 출력되는 블록 선택 신호(BLS2), 해당되는 래치 수단(도시되어 있지 않음)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL2), 인접한 메모리 셀 어레이(500)의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO2L)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(610)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(500)의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO2L)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(610)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL2)가 액티브 되어 있는 경우에 블록 선택 신호(BLS2)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO2L)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(610)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 해당되는 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(500)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO2L)로서 출력한다.
센싱 증폭부(470)는 분리 소자들(451,452)에 의하여 메모리 셀 어레이(400)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
센싱 증폭부(570)는 분리 소자들(461,462)에 의하여 메모리 셀 어레이(400)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다. 또한 센싱 증폭부(570)는 분리 소자들(551,552)에 의하여 메모리 셀 어레이(500)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
센싱 증폭부(670)는 분리 소자들(561,562)에 의하여 메모리 셀 어레이(500)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다. 또한 센싱 증폭부(670)는 분리 소자들(651,652)에 의하여 메모리 셀 어레이(500)에 인접하여 위치하고 있는 도시되어 있지 않은 메모리 셀 어레이를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
분리 소자들(451,452)은 일종의 스위칭 소자들로서 메모리 셀 어레이(400)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(470) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(410)로부터 출력되는 분리 소자 인에이블 신호(PISO0L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(470) 사이의 전기적인 접속을 형성한다.
분리 소자들(461,462)은 일종의 스위칭 소자들로서 메모리 셀 어레이(400)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(570) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(420)로부터 출력되는 분리 소자 인에이블 신호(PISO0R)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(570) 사이의 전기적인 접속을 형성한다.
분리 소자들(551,552)은 일종의 스위칭 소자들로서 메모리 셀 어레이(500)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(570) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(510)로부터 출력되는 분리 소자 인에이블 신호(PISO1L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(570) 사이의 전기적인 접속을 형성한다.
분리 소자들(561,562)은 일종의 스위칭 소자들로서 메모리 셀 어레이(500)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(670) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(520)로부터 출력되는 분리 소자 인에이블 신호(PISO1R)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(670) 사이의 전기적인 접속을 형성한다.
분리 소자들(651,652)은 일종의 스위칭 소자들로서 메모리 셀 어레이(500)에 인접하여 위치하고 있는 도시되어 있지 않은 메모리 셀 어레이를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(670) 사이에 접속되어 있으며, 해당되는 분리 소자 인에이블 신호 발생기(610)로부터 출력되는 분리 소자 인에이블 신호(PISO2L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(670) 사이의 전기적인 접속을 제어한다.
도 4는 도 3에 있어서, 래치 수단(440)의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 4를 참조하면, 도 3에 있어서 래치 수단(440)의 구체적인 일 실시예에 따른 회로는 지연부(442) 및 플립 플롭(444)으로써 구성되어 있다.
지연부(442)는 메모리 셀 어레이(400)의 블록 선택 어드레스(DRA0)를 입력하여 이를 소정 기간 지연하여 지연 블록 선택 어드레스(DRA0D)를 출력한다.
플립 플롭(444)은 인접한 메모리 셀 어레이(500)의 블록 선택 어드레스(DRA1), 자가 리프레쉬 인에이블 신호(PSRAS), 및 지연부(442)로부터 출력되는 신호(DRA0D)를 입력하여 이에 따라 자가 리프레쉬 블록 선택 신호(PSISOL0)를 래치 하여 출력한다. 플립 플롭(444)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0)의 상태를 아래의 표 1에 나타내었다.
Figure kpo00001
이상의 표 1에서 알 수 있는 바와 같이, 자가 리프레쉬 동작 모드가 시작이 되면, 자가 리프레쉬 인에이블 신호(PSRAS)가 하이('H') 레벨이 되고 해당되는 메모리 셀 어레이(400)의 블록 선택 어드레스(DRA0)가 하이('H')로 인에이블 된다. 따라서 래치 수단(440)은 하이('H') 레벨로 액티브 되어 자가 리프레쉬 인에이블 신호(PSRAS)가 액티브 되어 있는 동안 액티브 되어 있는 상태를 유지하는 자가 리프레쉬 블록 선택 신호(PSISOL0)를 출력한다. 그리고 해당되는 메모리 셀 어레이(400) 블록에 대한 자가 리프레쉬 동작이 수행되고 난 다음에 인접한 메모리 셀 어레이(500)의 블록 선택 어드레스(DRA1)가 하이('H')로 인에이블 되면 래치 수단(440)은 자가 리프레쉬 블록 선택 신호(PSISOL0)를 로우('L') 레벨로 넌액티브시켜 출력한다.
도 3에 있어서 래치 수단(540)의 구체적인 일 실시예에 따른 회로는 도 4에 나타나있는 래치 수단(440)의 구체적인 일 실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.
도 5는 도 3에 있어서, 블록 선택 신호 발생기(430)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 5를 참조하면, 도 3에 있어서 블록 선택 신호 발생기(430)의 구체적인 일 실시예에 따른 회로는 NAND 게이트들(431,435,436), 및 인버터들(432,433,434)을 구비한다.
NAND 게이트(431)는 해당되는 메모리 셀 어레이(400)의 블록 선택 어드레스(DRA0)와 어드레스 신호(DRAB)를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉 NAND 게이트(431)는 블록 선택 어드레스(DRA0)와 어드레스 신호(DRAB)가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(432)는 NAND 게이트(431)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
인버터(433)는 인버터(432)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
인버터(434)는 인버터(433)로부터 출력되는 신호를 입력하여 이를 인버팅하여 블록 선택 신호(BLS0)로서 출력한다.
NAND 게이트(435)는 자가 리프레쉬 인에이블 신호(PSRAS)와 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0)를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉 NAND 게이트(435)는 자가 리프레쉬 인에이블 신호(PSRAS)와 자가 리프레쉬 블록 선택 신호(PSISOL0)가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(436)는 NAND 게이트(435)로부터 출력되는 신호와 인버터(433)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉 NAND 게이트(436)는 NAND 게이트(435)로부터 출력되는 신호와 인버터(433)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 분리 소자 디스에이블 신호(PDISO0)로서 출력한다.
도 5에서 알 수 있는 바와 같이, 분리 소자 디스에이블 신호(PDISO0)는 해당되는 메모리 셀 어레이(400)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에 인접한 다른 메모리 셀 어레이 블록, 예컨대 메모리 셀 어레이(500) 블록의 분리 소자들(551,552)을 디스에이블 시키기 위한 것이다. 자가 리프레쉬 동작 모드에 있지 않은 경우에 자가 리프레쉬 인에이블 신호(PSRAS)가 로우('L') 레벨의 상태에 있으므로 분리 소자 디스에이블 신호(PDISO0)는 매 사이클마다 하이('H') 레벨의 상태와 로우('L') 레벨의 상태를 반복한다. 그러나 자가 리프레쉬 동작 모드에서는 자가 리프레쉬 인에이블 신호(PSRAS)가 하이('H') 레벨의 상태에 있으므로, 해당되는 블록 선택 어드레스(DRA0)가 하이('H') 레벨로 인에이블 되면 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0)가 하이('H') 레벨로 유지되므로 분리 소자 디스에이블 신호(PDISO0)도 하이('H') 레벨로 유지된다. 따라서 인접한 메모리 셀 어레이, 예컨대 메모리 셀 어레이(500) 블록의 분리 소자들을 로우('L') 레벨로 디스에이블 시킨다. 그리고 블록 선택 신호(BLS0)는 해당되는 메모리 셀 어레이(400) 블록의 자가 리프레쉬 동작을 수행하기 위하여 분리 소자들(451,452,461,462)을 제어하는 분리 소자 인에이블 신호들(PISO0L,PISO0R)을 전원 전압(VPP) 레벨로 만들기 위한 것이다.
도 3에 있어서, 블록 선택 신호 발생기(530)의 구체적인 일 실시예에 따른 회로는 도 5에 나타나 있는 블록 선택 신호 발생기(430)의 구체적인 일 실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.
도 6은 도 3에 있어서, 분리 소자 인에이블 신호 발생기(420)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 6을 참조하면, 도 3에 있어서 분리 소자 인에이블 신호 발생기(420)의 구체적인 일 실시예에 따른 회로는 NAND 게이트(421), NOR 게이트(422), 인버터(423), NMOS 트랜지스터들(N1 내지 N3), 및 PMOS 트랜지스터들(P1 내지 P5)을 구비한다.
NAND 게이트(421)는 자가 리프레쉬 인에이블 신호(PSRAS)와 해당되는 메모리 셀 어레이(400) 블록의 래치 수단(440)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0)를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉, NAND 게이트(421)는 자가 리프레쉬 인에이블 신호(PSRAS)와 자가 리프레쉬 블록 선택 신호(PSISOL0)가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NOR 게이트(422)는 NAND 게이트(421)로부터 출력되는 신호와 해당되는 메모리 셀 어레이(400) 블록의 블록 선택 신호 발생기(430)로부터 출력되는 블록 선택 신호(BLS0)를 입력하여 이들을 논리합하고 인버팅하여 출력한다. 즉, NOR 게이트(422)는 NAND 게이트(421)로부터 출력되는 신호와 블록 선택 신호(BLS0)가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
인버터(423)는 NOR 게이트(422)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
PMOS 트랜지스터들(P1,P2)은 각각 전원 단자(VCC)에 소오스 단자들이 접속되어 있으며, 드레인 단자들이 서로 상대방의 게이트 단자에 접속되어 있어 일종의 플립 플롭을 형성하고 있다.
NMOS 트랜지스터(N1)는 PMOS 트랜지스터(P1)의 드레인 단자와 전원 단자(VSS) 사이에 접속되어 있고, 인버터(423)로부터 출력되는 신호에 의하여 게이팅되어 있다.
NMOS 트랜지스터(N2)는 PMOS 트랜지스터(P2)의 드레인 단자와 전원 단자(VSS) 사이에 접속되어 있고, NOR 게이트(422)로부터 출력되는 신호에 의하여 게이팅되어 있다.
PMOS 트랜지스터(P3)는 전원 단자(VCC)에 소오스 단자가 접속되어 있으며, 인접한 메모리 셀 어레이, 예컨대 메모리 셀 어레이(500)의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)에 의해서 게이팅되어 있다.
PMOS 트랜지스터(P4)는 PMOS 트랜지스터(P3)의 드레인 단자에 소오스 단자가 접속되어 있으며, PMOS 트랜지스터(P2)의 드레인 단자로부터 출력되는 신호에 의해서 게이팅되어 있다.
NMOS 트랜지스터(N3)는 PMOS 트랜지스터(P4)의 드레인 단자에 드레인 단자가 접속되어 있으며, 인접한 메모리 셀 어레이, 예컨대 메모리 셀 어레이(500)의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)에 의해서 게이팅되어 있다.
PMOS 트랜지스터(P5)는 전원 단자(VPP)에 소오스 단자가 접속되어 있고, PMOS 트랜지스터(P4)의 드레인 단자에 드레인 단자가 접속되어 있으며, PMOS 트랜지스터(P1)의 드레인 단자로부터 출력되는 신호에 의해서 게이팅되어 있다. PMOS 트랜지스터(P5)는 드레인 단자로부터 분리 소자 인에이블 신호(PISO0R)를 출력한다.
도 6에 의하여 분리 소자 인에이블 신호 발생기(420)로부터 출력되는 분리 소자 인에이블 신호(PISO0R)의 상태를 아래의 표 2에 나타내었다.
PDISO1 PSRAS PSIOSL0 BLS0 PISO0R
L L L L VPP
L L L H VPP
L L H L VPP
L L H H VPP
L H L L VPP
L H L H VPP
L H H L VCC
L H H H VPP
H L L L VSS
H L L H VSS
H L H L VSS
H L H H VSS
H H L L VSS
H H L H VSS
H H H L VSS
H H H H VSS
도 6으로부터 알 수 있는 바와 같이, 분리 소자 인에이블 신호 발생기(420)는 인접한 메모리 셀 어레이(500) 블록의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)가 하이('H') 레벨인 경우에는 NMOS 트랜지스터(N3)가 턴 온 되어 전원 단자(VSS)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISO0R)를 출력한다. 즉, 인접한 메모리 셀 어레이(500) 블록이 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 분리 소자들(461,462)은 전원 단자(VSS)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISO0R)에 의해서 게이팅되어 진다. 그리고, 분리 소자 인에이블 신호 발생기(420)는 인접한 메모리 셀 어레이(500) 블록의 블록 선택 신호 발생기(530)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)가 로우('L') 레벨이고, 즉 인접한 메모리 셀 어레이(500) 블록이 자가 리프레쉬 동작을 수행하고 있지 않고, 또한 해당되는 메모리 셀 어레이(400) 블록이 자가 리프레쉬 동작을 수행하고 있지 않는 경우에는 전원 단자(VPP) 레벨을 가지는 분리 소자 인에이블 신호(PISO0R)를 출력한다. 즉, 인접한 메모리 셀 어레이(500) 블록이 자가 리프레쉬 동작을 수행하고 있지 않고, 또한 해당되는 메모리 셀 어레이(400) 블록이 자가 리프레쉬 동작을 수행하고 있지 않는 경우에는 분리 소자들(461,462)은 전원 단자(VPP)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISO0R)에 의해서 게이팅되어 진다. 또한 분리 소자 인에이블 신호 발생기(420)는 해당되는 메모리 셀 어레이(400) 블록이 자가 리프레쉬 동작을 수행하고 있는 경우에는 블록 선택 신호(BLS0)에 따라 전원 단자(VPP) 레벨과 전원 단자(VCC) 레벨을 교대로 가지는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다. 즉, 분리 소자 인에이블 신호 발생기(420)는 해당되는 메모리 셀 어레이(400) 블록이 자가 리프레쉬 동작을 수행하고 있는 경우에 블록 선택 신호(BLS0)가 하이('H') 레벨이면 전원 단자(VPP) 레벨을 가지는 신호를, 그리고 블록 선택 신호(BLS0)가 로우('L') 레벨이면 전원 단자(VCC) 레벨을 가지는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력하여 분리 소자들(461,462)을 게이팅시킨다.
도 3에 있어서, 분리 소자 인에이블 신호 발생기들(410,510,520,610)의 구체적인 일 실시예에 따른 회로들은 도 6에 나타나있는 분리 소자 인에이블 신호 발생기(420)의 구체적인 일 실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명들은 생략하기로 한다.
도 7은 도 3의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 3과 7을 참조하면, 자가 리프레쉬 동작을 수행하는 블록이 메모리 셀 어레이(400) 블록으로부터 메모리 셀 어레이(500) 블록으로 전환되는 시점에만 분리 소자 인에이블 신호(PISO0L)가 전원 단자(VCC) 레벨로부터 전원 단자(VPP) 레벨의 상태로 전환되어 메모리 셀 어레이(500) 블록이 자가 리프레쉬 동작을 수행하는 동안 고정되어 있다. 마찬가지로 자가 리프레쉬 동작을 수행하는 블록이 메모리 셀 어레이(400) 블록으로부터 메모리 셀 어레이(500) 블록으로 전환되는 시점에만 분리 소자 인에이블 신호(PISO0R)는 전원 단자(VPP) 레벨로부터 전원 단자(VSS) 레벨의 상태로 전환되어 메모리 셀 어레이(500) 블록이 자가 리프레쉬 동작을 수행하는 동안 고정되어 있다. 그리고 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이(500) 블록에 해당하는 분리 소자 인에이블 신호들(PISO1L,PISO1R)은 해당되는 블록 선택 신호(BLS1)의 레벨에 따라 전원 단자(VPP) 레벨과 전원 단자(VCC) 레벨의 상태들을 교대로 반복하여 가진다.
이와 같이 칩 회로를 구성하고 있는 모든 메모리 셀 어레이들(400,500, 및 미도시)에 대하여 각각의 래치 수단들(440.540, 및 미도시)을 구비하므로써 자가 리프레쉬 동작이 수행되는 메모리 셀 어레이 블록이 바뀌는 때에만 분리 소자들의 상태가 변환된다. 따라서 자가 리프레쉬 동작에서의 전력소모를 감소시킬 수 있다.
도 8은 본 발명의 제 2 실시예에 따른 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서 메모리 셀 어레이들과 그 주변 회로들의 블록도이다.
도 8을 참조하면, 본 발명의 제 2 실시예에 따른 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서 메모리 셀 어레이들과 그 주변 회로들은 메모리 셀 어레이들(700,800), 분리 소자 인에이블 신호 발생기들(710,720,810,820,910), 블록 선택 신호 발생기들(730,830), 래치 수단들(740,840), 분리 소자들(751,752,761,762,851,852,861,862,951,952), 센싱 증폭부들(770,870,970), 퓨즈 회로들(780,880), 래치 리셋 펄스 신호 발생기(980), 및 로 리던던시 인에이블 신호 발생기(990)를 구비한다.
메모리 셀 어레이들(700,800)은 각각 다수의 메모리 셀들로써 구성되어 있다.
메모리 셀 어레이들(700,800)을 구성하고 있는 메모리 셀들은 각각 비트라인과 접지 단자 사이에 서로 직렬로 접속되어 있는 하나의 스위칭 소자와 하나의 저장 커패시터로 구성되어 있다. 저장 커패시터는 정보를 차지(Charge)의 량으로서 저장하고, 스위칭 소자는 저장 커패시터에 저장되어 있는 정보를 독출하거나 저장 커패시터에 정보를 기입할 때에 해당되는 비트라인과 저장 커패시터 사이의 정보를 스위칭 하는 수단으로서 해당되는 워드 라인에 의하여 제어된다. 여기서 참조부호들, WL0, WL1, 내지 WL511은 각각 워드 라인들을 나타낸다.
퓨즈 회로(780)는 해당되는 메모리 셀 어레이(700)를 구성하고 있는 특정 메모리 셀에 결함이 발생하였을 때에, 결함이 발생한 메모리 셀의 어드레스를 인식하고 그에 해당하는 로 리던던시 회로 인에이블 신호(RED0)를 액티브 시켜 출력한다.
퓨즈 회로(880)는 해당되는 메모리 셀 어레이(600)를 구성하고 있는 특정 메모리 셀에 결함이 발생하였을 때에, 결함이 발생한 메모리 셀의 어드레스를 인식하고 그에 해당하는 로 리던던시 신호(RED1)를 액티브 시켜 출력한다.
로 리던던시 인에이블 신호 발생기(990)는 칩 회로를 구성하고 있는 모든 메모리 셀 어레이들(700,800, 및 도시되어 있지 않음)의 퓨즈 회로들(780,880)로부터 출력되는 로 리던던시 신호들(RED0,RED1)을 입력하여, 이 들 중에서 어느 하나라도 액티브 되어 있는 경우에만 액티브 되는 신호를 로 리던던시 인에이블 신호(PRREB)로서 출력한다.
래치 리셋 펄스 신호 발생기(980)는 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB)에 따라, 자가 리프레쉬 동작 모드에서 결함이 발생한 메모리 셀에 대하여 로 리던던시 회로를 사용하는 메모리 셀 어레이에 있어서, 해당되는 래치 수단으로부터 발생되는 자가 리프레쉬 인에이블 신호를 리셋 할 수 있도록 하는 래치 리셋 펄스(LRSP)를 출력한다.
래치 수단(740)은 메모리 셀 어레이(700)에 대한 블록 어드레스(DRA0), 인접한 메모리 셀 어레이(800)에 대한 블록 어드레스(DRA1), 래치 리셋 펄스 신호 발생기(980)로부터 출력되는 래치 리셋 펄스(LRSP), 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB), 퓨즈 회로(780)로부터 출력되는 로 리던던시 신호(RED0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 메모리 셀 어레이(700)가 자가 리프레쉬 동작을 위하여 선택되었을 지, 해당되는 메모리 셀 어레이(700) 내부에 결함이 발생한 메모리 셀에 대해서 로 리던던시 회로를 사용하는 지, 및 해당되는 메모리 셀 어레이(700) 블록이 로 리던던시 회로로 사용되는 경우를 감지하여 이에 따라 자가 리프레쉬 블록 선택 신호(PSISOL0)를 액티브 시켜 출력한다. 즉 래치 수단(740)은 메모리 셀 어레이(700)가 자가 리프레쉬 동작에 대하여 선택되어 있고 인접한 메모리 셀 어레이(800)가 자가 리프레쉬 동작에 대하여 선택되어 있지 않는 경우에 자가 리프레쉬 블록 선택 신호(PSISOL0)를 액티브 시키고, 그 상태를 인접한 메모리 셀 어레이(800)가 선택되어 블록 선택 어드레스(DRA1)가 인에이블 될 때까지 래치 하여 유지시킨다. 그리고 해당되는 메모리 셀 내부에 결함이 발생한 메모리 셀의 로 어드레스에 대하여 로 리던던시 회로가 자가 리프레쉬 동작을 수행하는 동안 자가 리프레쉬 블랙 선택 신호(PSISOL0)를 넌액티브시켰다가 다시 액티브 상태로 리셋(Reset)시킨다. 또한 해당되는 메모리 셀 어레이(700)가 로 리던던시 회로로 사용되는 경우에는 결함이 발생한 특정 메모리 셀의 어드레스에 대하여 자가 리프레쉬 블랙 선택 신호(PSISOL0)를 액티브 시켰다가 다시 넌액티브 상태로 리셋 시킨다.
래치 수단(840)은 메모리 셀 어레이(800)에 대한 블록 어드레스(DRA1), 인접한 메모리 셀 어레이(도시되어 있지 않음)에 대한 블록 어드레스(DRA2), 래치 리셋 펄스 신호 발생기(980)로부터 출력되는 래치 리셋 펄스(LRSP), 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB), 퓨즈 회로(880)로부터 출력되는 로 리던던시 신호(RED1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 위하여 선택되었을 지, 해당되는 메모리 셀 어레이(800) 내부에 결함이 발생한 메모리 셀에 대해서 로 리던던시 회로를 사용하는 지, 및 해당되는 메모리 셀 어레이(700) 블록이 로 리던던시 회로로 사용되는 경우를 감지하여 이에 따라 자가 리프레쉬 블록 선택 신호(PSISOL1)를 액티브 시켜 출력한다. 즉 래치 수단(840)은 메모리 셀 어레이(800)가 자가 리프레쉬 동작에 대하여 선택되어 있고 인접한 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작에 대하여 선택되어 있지 않는 경우에 자가 리프레쉬 블록 선택 신호(PSISOL1)를 액티브 시키고, 그 상태를 인접한 메모리 셀 어레이(도시되어 있지 않음)가 선택되어 블록 선택 어드레스(DRA2)가 인에이블 될 때까지 래치 하여 유지시킨다. 그리고 해당되는 메모리 셀 내부에 결함이 발생한 메모리 셀의 로 어드레스에 대하여 로 리던던시 회로가 자가 리프레쉬 동작을 수행하는 동안 자가 리프레쉬 블랙 선택 신호(PSISOL1)를 넌액티브 시켰다가 다시 액티브 상태로 리셋(Reset)시킨다. 또한 해당되는 메모리 셀 어레이(800)가 로 리던던시 회로로 사용되는 경우에는 결함이 발생한 특정 메모리 셀의 어드레스에 대하여 자가 리프레쉬 블랙 선택 신호(PSISOL1)를 액티브 시켰다가 다시 넌액티브 상태로 리셋 시킨다.
블록 선택 신호 발생기(730)는 블록 어드레스(DRA0), 래치 수단(740)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이들에 따라 블록 선택 신호(BLS0) 및 분리 소자 디스에이블 신호(PSISO0)를 액티브 시켜 출력한다. 즉 블록 선택 신호 발생기(730)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA0)가 메모리 셀 어레이(700) 블록을 선택하기 위하여 액티브 되어 입력될 때 블록 선택 신호(BLS0)를 액티브 시켜 출력한다. 따라서 블록 선택 신호(BLS0)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA0)의 상태에 따라 액티브 되는 신호이다. 그리고 자가 리프레쉬 동작 모드에서 래치 수단(740)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL0)가 액티브 되어 있는 경우에만 분리 소자 디스에이블 신호(PDISO0)를 액티브 시켜 출력한다.
블록 선택 신호 발생기(830)는 블록 어드레스(DRA1), 래치 수단(840)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이들에 따라 블록 선택 신호(BLS1) 및 분리 소자 디스에이블 신호(PSISO1)를 액티브 시켜 출력한다. 즉 블록 선택 신호 발생기(830)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA1)가 메모리 셀 어레이(800) 블록을 선택하기 위하여 액티브 되어 입력될 때 블록 선택 신호(BLS1)를 액티브 시켜 출력한다. 따라서 블록 선택 신호(BLS1)는 자가 리프레쉬 동작 모드에서 블록 어드레스(DRA1)의 상태에 따라 액티브 되는 신호이다. 그리고 자가 리프레쉬 동작 모드에서 래치 수단(840)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSIOSL1)가 액티브 되어 있는 경우에만 분리 소자 디스에이블 신호(PDISO1)를 액티브 시켜 출력한다.
분리 소자 인에이블 신호 발생기(710)는 블록 선택 신호 발생기(730)로부터 출력되는 블록 선택 신호(BLS0), 래치 수단(740)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO0L)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(710)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL0)가 액티브 되어 있는 경우에 블록 선택 신호(BLS0)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO0L)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(710)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(700)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO0L)로서 출력한다.
분리 소자 인에이블 신호 발생기(720)는 블록 선택 신호 발생기(730)로부터 출력되는 블록 선택 신호(BLS0), 래치 수단(740)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL0), 인접한 메모리 셀 어레이(800)의 블록 선택 신호 발생기(830)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO0R)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(720)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(800)의 블록 선택 신호 발생기(830)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(720)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL0)가 액티브 되어 있는 경우에 블록 선택 신호(BLS0)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(720)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(700)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO0R)로서 출력한다.
분리 소자 인에이블 신호 발생기(810)는 블록 선택 신호 발생기(830)로부터 출력되는 블록 선택 신호(BLS1), 래치 수단(840)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL1), 인접한 메모리 셀 어레이(700)의 블록 선택 신호 발생기(730)로부터 출력되는 분리 소자 디스에이블 신호(PDISO0), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO1L)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(810)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(700)의 블록 선택 신호 발생기(730)로부터 출력되는 분리 소자 디스에이블 신호(PDISO0)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(700)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1L)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(810)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL1)가 액티브 되어 있는 경우에 블록 선택 신호(BLS1)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO1L)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(810)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(700)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1L)로서 출력한다.
분리 소자 인에이블 신호 발생기(820)는 블록 선택 신호 발생기(830)로부터 출력되는 블록 선택 신호(BLS1), 래치 수단(840)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL1), 인접한 메모리 셀 어레이(도시되어 있지 않음)의 블록 선택 신호 발생기(도시되어 있지 않음)로부터 출력되는 분리 소자 디스에이블 신호(PDISO2), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO1R)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(820)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(도시되어 있지 않음)의 블록 선택 신호 발생기(도시되어 있지 않음)로부터 출력되는 분리 소자 디스에이블 신호(PDISO2)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1R)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(820)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL1)가 액티브 되어 있는 경우에 블록 선택 신호(BLS1)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO1R)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(820)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO1R)로서 출력한다.
분리 소자 인에이블 신호 발생기(910)는 해당되는 메모리 셀 어레이(도시되어 있지 않음) 블록의 블록 선택 신호 발생기(도시되어 있지 않음)로부터 출력되는 블록 선택 신호(BLS2), 해당되는 래치 수단(도시되어 있지 않음)으로부터 출력되는 자가 리프레쉬 블록 선택 신호(PSISOL2), 인접한 메모리 셀 어레이(800)의 블록 선택 신호 발생기(830)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 분리 소자 인에이블 신호(PISO2L)를 액티브 시켜 출력한다. 즉 분리 소자 인에이블 신호 발생기(910)는 자가 리프레쉬 동작 모드에서 인접한 메모리 셀 어레이(800)의 블록 선택 신호 발생기(830)로부터 출력되는 분리 소자 디스에이블 신호(PDISO1)가 액티브 되어 있을 때, 즉 인접한 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에는 전원 전압(VSS) 레벨로 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO2L)로서 출력한다. 그리고 분리 소자 인에이블 신호 발생기(910)는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 블록 선택 신호(PSISOL2)가 액티브 되어 있는 경우에 블록 선택 신호(BLS2)에 따라 전원 전압(VPP) 레벨로부터 전원 전압(VCC) 레벨로 또는 전원 전압(VCC) 레벨로부터 전원 전압(VPP) 레벨로 그 상태가 변화하는 신호를 분리 소자 인에이블 신호(PISO2L)로서 출력한다. 또한 분리 소자 인에이블 신호 발생기(910)는 자가 리프레쉬 동작 모드가 아닌 경우이거나 해당되는 메모리 셀 어레이(도시되어 있지 않음)가 자가 리프레쉬 동작을 위해서 선택되어 있지 않고 또한 인접한 메모리 셀 어레이(800)가 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않는 경우에는 전원 전압(VPP) 레벨로 상태가 고정되어 있는 신호를 분리 소자 인에이블 신호(PISO2L)로서 출력한다.
센싱 증폭부(770)는 분리 소자들(751,752)에 의하여 메모리 셀 어레이(700)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
센싱 증폭부(870)는 분리 소자들(761,762)에 의하여 메모리 셀 어레이(700)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다. 또한 센싱 증폭부(870)는 분리 소자들(851,852)에 의하여 메모리 셀 어레이(800)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
센싱 증폭부(970)는 분리 소자들(861,862)에 의하여 메모리 셀 어레이(800)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다. 또한 센싱 증폭부(970)는 분리 소자들(951,952)에 의하여 메모리 셀 어레이(800)에 인접하여 위치하고 있는 도시되어 있지 않은 메모리 셀 어레이를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들 사이에 접속되어 이들 비트라인들 사이의 전위의 차이를 감지하고 증폭시킨다.
분리 소자들(751,752)은 일종의 스위칭 소자들로서 메모리 셀 어레이(700)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(770) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(710)로부터 출력되는 분리 소자 인에이블 신호(PISO0L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(770) 사이의 전기적인 접속을 형성한다.
분리 소자들(761,762)은 일종의 스위칭 소자들로서 메모리 셀 어레이(700)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(870) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(720)로부터 출력되는 분리 소자 인에이블 신호(PISO0R)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(870) 사이의 전기적인 접속을 형성한다.
분리 소자들(851,852)은 일종의 스위칭 소자들로서 메모리 셀 어레이(800)를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(870) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(810)로부터 출력되는 분리 소자 인에이블 신호(PISO1L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(870) 사이의 전기적인 접속을 형성한다.
분리 소자들(861,862)은 일종의 스위칭 소자들로서 메모리 셀 어레이(800)를 구성하고 있는 메모리 셀들 중에서 나머지 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(970) 사이에 접속되어 있으며, 분리 소자 인에이블 신호 발생기(820)로부터 출력되는 분리 소자 인에이블 신호(PISO1R)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(970) 사이의 전기적인 접속을 형성한다.
분리 소자들(951,952)은 일종의 스위칭 소자들로서 메모리 셀 어레이(800)에 인접하여 위치하고 있는 도시되어 있지 않은 메모리 셀 어레이를 구성하고 있는 메모리 셀들 중에서 일부분의 메모리 셀들이 연결되어 있는 비트라인들과 센싱 증폭부(970) 사이에 접속되어 있으며, 해당되는 분리 소자 인에이블 신호 발생기(910)로부터 출력되는 분리 소자 인에이블 신호(PISO2L)에 의해서 제어되어 이들 비트라인들과 센싱 증폭부(970) 사이의 전기적인 접속을 제어한다.
도 8에 있어서, 분리 소자 인에이블 신호 발생기들(710,720,810,820,910)의 구체적인 일 실시예에 따른 회로는 도 6에 나타나 있는 도 3에 있어서의 분리 소자 인에이블 신호 발생기(420)의 구체적인 일 실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명들은 생략하기로 한다.
도 8에 있어서, 블록 선택 신호 발생기들(730,830)의 구체적인 일 실시예에 따른 회로는 도 5에 나타나 있는 도 3에 있어서의 블록 선택 신호 발생기(430)의 구체적인 일 실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명들은 생략하기로 한다.
도 9는 도 8에 있어서 래치 수단(740)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 9를 참조하면, 도 8에 있어서 래치 수단(740)의 구체적인 일 실시예에 따른 회로는 지연부들(741,742), AND 게이트들(743,747), NOR 게이트들(744,748), 인버터들(745,746), 및 플립 플롭(749)을 구비한다.
지연부(741)는 메모리 셀 어레이(700)의 블록 선택 어드레스(DRA0)를 입력하여 이를 소정 기간 지연하여 지연 블록 선택 어드레스(DRA0D)를 출력한다.
지연부(742)는 메모리 셀 어레이(700) 블록에 해당하는 퓨즈 회로(780)로부터 출력되는 로 리던던시 신호(RED0)를 입력하여 이를 소정 기간 지연하여 지연 로 리던던시 신호(RED0D)를 출력한다.
인버터(746)는 메모리 셀 어레이(700)에 인접한 메모리 셀 어레이(800)의 블록 선택 어드레스(DRA1)를 입력하여 이를 인버팅하여 출력한다.
AND 게이트(747)는 인버터(746)로부터 출력되는 신호와 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB)를 입력하여 이들을 논리 곱하여 출력한다. 즉 AND 게이트(747)는 인버터(746)로부터 출력되는 신호와 로 리던던시 인에이블 신호(PRREB)가 모두 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
AND 게이트(743)는 지연부(741)로부터 출력되는 신호와 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB)를 입력하여 이들을 논리 곱하여 출력한다. 즉 AND 게이트(743)는 지연부(741)로부터 출력되는 신호와 로 리던던시 인에이블 신호(PRREB)가 모두 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
NOR 게이트(748)는 지연부(742)로부터 출력되는 신호와 AND 게이트(747)로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 출력한다. 즉 NOR 게이트(748)는 지연부(742)로부터 출력되는 신호와 AND 게이트(747)로부터 출력되는 신호가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
NOR 게이트(744)는 AND 게이트(743)로부터 출력되는 신호와 메모리 셀 어레이(700) 블록에 해당하는 퓨즈 회로(780)로부터 출력되는 로 리던던시 신호(RED0)를 입력하여 이들을 논리합하고 인버팅하여 출력한다. 즉 NOR 게이트(744)는 AND 게이트(743)로부터 출력되는 신호와 로 리던던시 신호(RED0)가 모두 로우('L') 레벨일 경우에만 하이('H') 레벨이 되는 신호를 출력한다.
인버터(745)는 NOR 게이트(744)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
플립 플롭(749)은 인버터(745)로부터 출력되는 신호, NOR 게이트(748)로부터 출력되는 신호, 래치 리셋 펄스 신호 발생기(980)로부터 출력되는 래치 리셋 펄스 신호(LRSP), 및 자가 리프레쉬 인에이블 신호(PSRAS)를 입력하여 이에 따라 자가 리프레쉬 블록 선택 신호(PSISOL0)를 래치 하여 출력한다.
도 9로부터 알 수 있는 바와 같이, 래치 수단(740)은 메모리 셀 어레이(700)가 자가 리프레쉬 동작에 대하여 선택되어 있고 인접한 메모리 셀 어레이(800)가 자가 리프레쉬 동작에 대하여 선택되어 있지 않는 경우에 자가 리프레쉬 블록 선택 신호(PSISOL0)를 액티브 시키고, 그 상태를 인접한 메모리 셀 어레이(800)가 선택되어 블록 선택 어드레스(DRA1)가 인에이블 될 때까지 래치 하여 유지시킨다. 그리고 해당되는 메모리 셀 내부에 결함이 발생한 메모리 셀의 로 어드레스에 대하여 로 리던던시 회로가 자가 리프레쉬 동작을 수행하는 동안 자가 리프레쉬 블랙 선택 신호(PSISOL0)를 넌액티브 시켰다가 다시 액티브 상태로 리셋(Reset)시킨다. 또한 해당되는 메모리 셀 어레이(700)가 로 리던던시 회로로 사용되는 경우에는 결함이 발생한 특정 메모리 셀의 어드레스에 대하여 자가 리프레쉬 블랙 선택 신호(PSISOL0)를 액티브 시켰다가 다시 넌액티브 상태로 리셋 시킨다.
도 8에 있어서, 래치 수단(840)의 구체적인 일 실시예에 따른 회로는 도 9에 나타나 있는 래치 수단(740)의 구체적인 일 실시예에 따른 회로와 동일하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.
도 10은 도 8에 있어서, 래치 리셋 펄스 신호 발생기(980)의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 10을 참조하면, 도 8에 있어서 래치 리셋 펄스 신호 발생기(980)의 구체적인 일 실시예에 따른 회로는 지연부들(981,982), 인버터들(983,985), 및 NAND 게이트(984)를 구비한다.
지연부(981)는 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB)를 입력하여 이를 지연시켜 출력한다.
지연부(982)는 지연부(981)로부터 출력되는 신호를 입력하여 이를 지연시켜 출력한다.
인버터(983)는 지연부(982)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.
NAND 게이트(984)는 자가 리프레쉬 인에이블 신호(PSRAS), 인버터(983)로부터 출력하는 신호, 및 지연부(981)로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력한다. 즉 NAND 게이트(984)는 자가 리프레쉬 인에이블 신호(PSRAS), 인버터(983)로부터 출력하는 신호, 및 지연부(981)로부터 출력되는 신호가 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(985)는 NAND 게이트(984)로부터 출력되는 신호를 입력하여 이를 인버팅하여 래치 리셋 펄스 신호(LRSP)로서 출력한다.
도 10으로부터 알 수 있는 바와 같이, 자가 리프레쉬 동작 모드에서, 래치 리셋 펄스 신호 발생기(980)는 로 리던던시 인에이블 신호(PRREB)가 로우('L') 레벨로부터 하이('H') 레벨로 전환되는 라이징 에지(Rising Edge)에서 지연부(982)와 인버터(983)에 의해서 로 리던던시 인에이블 신호(PRREB)가 지연되는 기간만큼의 하이('H') 레벨의 펄스 주기를 가지는 래치 리셋 펄스(LRSP)를 출력한다.
도 11은 도 8에 있어서, 로 리던던시 인에이블 신호 발생기(990)의 구체적인 일 실시예에 따른 회로의 회로도이다.
도 11을 참조하면, 도 8에 있어서 로 리던던시 인에이블 신호 발생기(990)의 구체적인 일 실시예에 따른 회로는 NOR 게이트들(991,992), NAND 게이트(993), 및 인버터(994)를 구비한다.
도 11에서 알 수 있는 바와 같이, 로 리던던시 인에이블 신호 발생기(990)는 칩 회로를 구성하고 있는 모든 메모리 셀 어레이들(700,800, 및 미도시)의 퓨즈 회로들(780,880, 및 미도시)로부터 출력되는 로 리던던시 신호들(RED0 내지 RED3) 중에서 어느 하나라도 하이('H') 레벨로 액티브 되어 있으면 로우('L') 레벨이 되는 신호를 로 리던던시 인에이블 신호(PRREB)로서 출력한다.
도 12는 도 8에 있어서, 퓨즈 회로(780)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.
도 12를 참조하면, 도 8에 있어서 퓨즈 회로(780)의 구체적인 일 실시예에 따른 회로는 로 어드레스 입력부(781), 퓨즈 어레이(782), 프리 차지 및 래치 수단(783), 및 구동부(784)를 구비한다.
로 어드레스 입력부(781)는 메모리 셀들의 로 어드레스들이 입력된다.
프리 차지 및 래치 수단(783)은 프리 차지 신호(PDPX)에 따라 노드(785)를 하이('H') 레벨의 상태로 프리 차지 시키고 래치 시킨다.
퓨즈 어레이(782)는 결함이 발생한 특정 메모리 셀의 어드레스 정보에 대하여 코딩되어 있고, 로 어드레스 입력부(781)로부터 어드레스 정보를 입력하여 입력된 어드레스 정보가 상기 코딩된 어드레스 정보와 일치하는 경우에만 방전 경로가 단락되어 노드(785)의 상태가 하이('H') 레벨의 상태가 유지되도록 한다.
구동부(784)는 노드(785)의 신호와 프리디 신호(PREDE)를 입력하여 노드(785)의 신호와 프리디 신호(PREDE)가 동시에 하이('H') 레벨의 상태에 있을 때에만 하이('H') 레벨로 액티브 되는 리던던시 신호(RED0)를 발생한다. 여기서, 프리디 신호(PREDE)는 로 어드레스 스트로우브 신호(RASB)가 액티브 상태가 된 후에 하이('H') 상태로 액티브 되는 신호이다.
도 12로부터 알 수 있는 바와 같이, 퓨즈 회로(780)는 퓨즈 어레이(782)를 이용하여 결함이 발생한 특정 메모리 셀의 어드레스 정보에 대하여 코딩되어 있고, 어드레스 정보를 입력하여 입력된 어드레스 정보가 상기 코딩된 어드레스 정보와 일치하는 경우에만 로 리던던시 신호(RED0)를 발생한다.
도 13은 도 8의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다.
도 8과 13을 참조하면, 고려되고 있는 반도체 메모리 장치는 메모리 셀 어레이(700) 블록의 워드 라인(WLj)에 의해서 인에이블 되는 특정 메모리 셀에 결함이 발생되어 있고 이를 대신하여 메모리 셀 어레이(800)에 속하는 로 리던던시 워드 라인을 사용하고 있는 경우이다. 결함이 발생한 메모리 셀에 해당하는 어드레스에 대하여 메모리 셀 어레이(800)의 퓨즈 회로(880)로부터 출력되는 로 리던던시 신호(RED1)는 로우('L') 레벨로부터 하이('H') 레벨로 전환되고, 이 때 로 리던던시 인에이블 신호 발생기(990)로부터 출력되는 로 리던던시 인에이블 신호(PRREB)는 하이('H') 레벨로부터 로우('L') 레벨로 전환된다. 로우('L') 레벨의 로 리던던시 인에이블 신호(PRREB)에 의해 메모리 셀 어레이(700) 블록의 래치 수단(740)으로부터 로우('L') 레벨의 자가 리프레쉬 블록 선택 신호(PSISOL0)가 출력되고, 하이('H') 레벨의 로 리던던시 신호(RED1)에 의하여 메모리 셀 어레이(800) 블록의 래치 수단(840)으로부터 하이('H') 레벨의 자가 리프레쉬 블록 선택 신호(PSISOL1)가 출력된다. 또한 메모리 셀 어레이(800) 블록의 자가 리프레쉬 블록 선택 신호(PSISOL1)는 로 리던던시 인에이블 신호(PRREB)가 다시 로우('L') 레벨로부터 하이('H') 레벨로 전환될 때 발생되는 래치 리셋 펄스 신호(LRSP)에 의하여 하이('H') 레벨로부터 로우('L') 레벨로 리셋(Reset)되어 진다. 따라서 결함이 발생한 메모리 셀에 해당하는 어드레스에 대하여 메모리 셀 어레이(800) 블록의 로 리던던시 회로가 대신하여 사용되는 경우에, 메모리 셀 어레이(800) 블록에 인접하여 있는 메모리 셀 어레이(700) 블록의 분리 소자들(761,762)은 전원 단자(VSS) 전압 레벨을 가지는 분리 소자 인에이블 신호(PISO0R)에 의해서 제어되고, 메모리 셀 어레이(800) 블록에 인접하여 있지 않은 분리 소자들(751,752)은 전원 단자(VPP) 전압 레벨을 가지는 분리 소자 인에이블 신호(PISO0L)에 의해서 제어되어 진다. 그리고 결함이 발생한 메모리 셀에 해당하는 어드레스에 대하여 메모리 셀 어레이(800) 블록의 로 리던던시 회로가 대신하여 사용되는 경우에 메모리 셀 어레이(800) 블록의 분리 소자들(851,852,861,862)은 전원 단자(VPP) 전압 레벨을 가지는 분리 소자 인에이블 신호(PISO1L,PISO1R)에 의해 제어되어 진다.
이와 같이 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서, 칩 회로를 구성하고 있는 모든 메모리 셀 어레이들(700,800, 및 미도시)에 대하여 각각의 래치 수단들(740.840, 및 미도시)을 구비하므로써 자가 리프레쉬 동작이 수행되는 메모리 셀 어레이 블록이 바뀌는 때에만 분리 소자들의 상태가 변환된다. 따라서 자가 리프레쉬 동작에서의 전력소모를 감소시킬 수 있다.
도 14는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 방법을 나타내는 흐름도이다.
도 14를 참조하면, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 방법은 자가 리프레쉬 인에이블 신호 발생 단계(372), 블록 선택 단계(374), 자기 리프레쉬 블록 선택 신호 발생 단계(376), 분리 소자 제어 신호 발생 단계(378), 및 자가 리프레쉬 단계(380)를 구비한다.
자가 리프레쉬 인에이블 신호 발생 단계(372)는 칩 회로의 자가 리프레쉬 동작 모드에서 자가 리프레쉬 인에이블 신호(PSRAS)를 액티브 시킨다.
블록 선택 단계(374)는 자가 리프레쉬 인에이블 신호 발생 단계(372) 후에 칩 회로를 구성하고 있는 메모리 셀 어레이 블록들 각각에 해당되는 블록 선택 어드레스에 따라 자가 리프레쉬 동작을 수행할 메모리 셀 어레이 블록을 선택한다.
자가 리프레쉬 블록 선택 신호 발생 단계(376)는 블록 선택 단계(374) 후에 자가 리프레쉬 동작을 수행하기 위하여 선택되어 진 메모리 셀 어레이 블록에 해당되는 자가 리프레쉬 블록 선택 신호(PSISOLP)를 액티브 시키고 나머지 블록에 해당되는 메모리 셀 어레이 블록들에 해당되는 자가 리프레쉬 블록 선택 신호(PSISOLN)들은 넌액티브 시켜 발생시킨다.
분리 소자 제어 신호 발생 단계(378)는 블록 선택 단계(374)를 통하여 자가 리프레쉬 동작을 수행하기 위하여 선택된 메모리 셀 어레이 블록에 있어서는 전원 단자(VPP)의 전압 레벨과 전원 단자(VCC)의 전압 레벨을 사이클 주기에 따라 교대로 가지는 해당되는 분리 소자 인에이블 신호들(PISOLP,PISORP)을 발생시킨다. 그리고 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이에 있어서는, 전원 단자(VPP)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISOLN)와 전원 단자(VSS)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISORN)를 발생시킨다.
자가 리프레쉬 단계(380)는 분리 소자 인에이블 신호 발생 단계(378) 후에 발생된 분리 소자 인에이블 신호들에 따라 해당되는 분리 소자들을 제어하고, 해당되는 메모리 셀 어레이를 구성하고 있는 메모리 셀들이 접속되어 있는 워드 라인들을 순차적으로 인에이블 시키면서 메모리 셀들에 저장되어 있는 정보를 리프레쉬 한다. 이 때, 선택된 메모리 셀 어레이 블록에 해당되는 분리 소자들은 전원 단자(VPP)의 전압 레벨과 전원 단자(VCC)의 전압 레벨을 사이클 주기에 따라 교대로 가지는 해당되는 분리 소자 인에이블 신호들(PISOLP,PISORP)에 의해서 제어된다. 그리고 나머지 메모리 셀 어레이 블록들 중에서 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이 블록에 있어서, 선택된 메모리 셀 어레이 블록과 공동으로 사용하는 센싱 증폭부에 접속되어 있는 분리 소자들은 전원 단자(VSS) 전압 레벨을 가지는 분리 소자 인에이블 신호(PISOLN)에 의하여 제어되고 다른 센싱 증폭부에 접속되어 있는 분리 소자들은 전원 단자(VPP)의 전압 레벨을 가지는 분리 소자 인에이블 신호들(PISORN)을 이용하여 제어된다.
이와 같이 반도체 메모리 장치의 방법에 있어서, 해당되는 메모리 셀 어레이 블록에 대한 자가 리프레쉬 동작이 수행되는 동안 인접한 메모리 셀 어레이 블록에 해당되는 분리 소자들의 상태는 고정된 레벨을 가지며, 자가 리프레쉬 동작을 수행되는 메모리 셀 어레이 블록이 바뀔 때에만 그 상태를 변화시키므로 이에 따라 전력 손실이 감소된다.
도 15는 본 발명의 제 4 실시예에 따른 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 방법을 나타내는 흐름도이다.
도 15를 참조하면, 본 발명의 제 4 실시예에 따른 로 리던던시 회로를 구비하는 반도체 메모리 장치에 있어서의 자가 리프레쉬 동작 방법은 자가 리프레쉬 인에이블 신호 발생 단계(682), 블록 선택 단계(684), 로 리던던시 신호 발생 단계(686), 로 리던던시 인에이블 신호 발생 단계(688), 자가 리프레쉬 블록 선택 신호 발생 단계(690), 분리 소자 제어 신호 발생 단계(692), 및 자가 리프레쉬 단계(694)를 구비한다.
자가 리프레쉬 인에이블 신호 발생 단계(682)는 칩 회로의 자가 리프레쉬 동작 모드에서 자가 리프레쉬 인에이블 신호(PSRAS)를 액티브 시킨다.
블록 선택 단계(684)는 자가 리프레쉬 인에이블 신호 발생 단계(682) 후에 칩 회로를 구성하고 있는 메모리 셀 어레이 블록들 각각에 해당되는 블록 선택 어드레스에 따라 자가 리프레쉬 동작을 수행할 메모리 셀 어레이 블록을 선택한다.
로 리던던시 신호 발생 단계(686)는 칩 회로를 구성하고 있는 메모리 셀 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 결함이 발생한 메모리 셀들을 포함하는 메모리 셀 어레이 블록에 해당되는 로 리던던시 신호(REDP)를 액티브 시킨다.
로 리던던시 인에이블 신호 발생 단계(688)는 로 리던던시 신호 발생 단계(686) 후에 칩 회로를 구성하고 있는 메모리 셀 어레이 블록들에 해당되는 로 리던던시 신호들 중에 어느 하나라도 액티브 되어 있으면 로 리던던시 인에이블 신호(PRREB)를 액티브 시킨다.
자가 리프레쉬 블록 선택 신호 발생 단계(690)는 로 리던던시 인에이블 신호 발생 단계(688) 후에 자가 리프레쉬 동작을 수행하기 위하여 선택되어 진 메모리 셀 어레이 블록에 해당되는 자가 리프레쉬 블록 선택 신호(PSISOLP)를 액티브 시키고 나머지 블록에 해당되는 메모리 셀 어레이 블록들에 해당되는 자가 리프레쉬 블록 선택 신호(PSISOLN)들은 넌 액티브 발생시킨다. 그리고 선택된 메모리 셀 어레이 블록을 구성하고 있는 메모리 셀들 중에 결함이 발생한 메모리 셀에 해당되는 어드레스에 대하여 자가 리프레쉬 블록 선택 신호(PSISOLP)를 넌액티브 시키고 다른 부분의 어드레스에 대하여 다시 액티브 시킨다. 이 때 결함이 발생한 메모리 셀을 대신하여 사용되는 로 리던던시 회로를 포함하는 메모리 셀 어레이 블록에 대해서는 결함이 발생한 메모리 셀의 어드레스에 대하여 해당되는 자가 리프레쉬 블록 선택 신호를 액티브 시키고 다른 부분의 어드레스에 대하여 다시 넌액티브 시킨다.
분리 소자 제어 신호 발생 단계(692)는 자가 리프레쉬 블록 선택 신호 발생 단계(690) 후에, 해당되는 자가 리프레쉬 블록 선택 신호에 따라 자가 리프레쉬 동작을 수행하기 위하여 선택된 메모리 셀 어레이 블록에 있어서는 전원 단자(VPP)의 전압 레벨과 전원 단자(VCC)의 전압 레벨을 사이클 주기에 따라 교대로 가지는 해당되는 분리 소자 인에이블 신호들(PISOLP,PISORP)을 발생시킨다. 그리고 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이에 있어서는, 전원 단자(VPP)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISOLN)와 전원 단자(VSS)의 전압 레벨을 가지는 분리 소자 인에이블 신호(PISORN)를 발생시킨다.
자가 리프레쉬 단계(694)는 분리 소자 인에이블 신호 발생 단계(692) 후에 발생된 분리 소자 인에이블 신호들에 따라 해당되는 분리 소자들을 제어하고, 해당되는 메모리 셀 어레이를 구성하고 있는 메모리 셀들이 접속되어 있는 워드 라인들을 순차적으로 인에이블 시키면서 메모리 셀들에 저장되어 있는 정보를 리프레쉬 한다. 이 때, 선택된 메모리 셀 어레이 블록에 해당되는 분리 소자들은 전원 단자(VPP)의 전압 레벨과 전원 단자(VCC)의 전압 레벨을 사이클 주기에 따라 교대로 가지는 해당되는 분리 소자 인에이블 신호들(PISOLP,PISORP)에 의해서 제어된다. 그리고 나머지 메모리 셀 어레이 블록들 중에서 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이 블록에 있어서, 선택된 메모리 셀 어레이 블록과 공동으로 사용하는 센싱 증폭부에 접속되어 있는 분리 소자들은 전원 단자(VSS) 전압 레벨을 가지는 분리 소자 인에이블 신호(PISOLN)에 의하여 제어되고 다른 센싱 증폭부에 접속되어 있는 분리 소자들은 전원 단자(VPP)의 전압 레벨을 가지는 분리 소자 인에이블 신호들(PISORN)을 이용하여 제어된다.
이와 같이 로 리던던시 회로를 구비하는 반도체 메모리 장치의 방법에 있어서, 해당되는 메모리 셀 어레이 블록에 대한 자가 리프레쉬 동작이 수행되는 동안 인접한 메모리 셀 어레이 블록에 해당되는 분리 소자들의 상태는 고정된 레벨을 가지며, 자가 리프레쉬 동작을 수행되는 메모리 셀 어레이 블록이 바뀔 때에만 그 상태를 변화시키므로 이에 따라 전력 손실이 감소된다.
본 발명은 반도체 메모리 장치에 있어서, 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있지 않은 메모리 셀 어레이 블록의 분리 소자들의 상태가 고정되어 있고 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하기 위한 메모리 셀 어레이 블록이 바뀔 때에만 상태를 전환하므로써 자가 리프레쉬 동작 시에 소모되는 전력 손실을 감소시키는 효과를 가진다.

Claims (24)

  1. 자가 리프레쉬 동작 모드와 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서, 상기 복수의 메모리 셀 어레이들은 각각, 제 1, 제 2, 및 제 3 전원 단자들; 복수의 비트라인들; 각각, 상기 복수의 비트라인들 중에서 해당되는 비트라인에 접속되어 있는 다수의 메모리 셀들; 각각, 상기 복수의 비트라인들 중에서 해당되는 두 비트라인들 사이에 연결되어 있는 복수의 센싱 증폭부들; 각각, 상기 복수의 비트라인들 중에서 해당되는 비트라인과 상기 복수의 센싱 증폭부들 중에서 해당되는 센싱 증폭부 사이에 접속되어 있고, 해당되는 분리 소자 인에이블 신호에 따라 상기 해당되는 비트라인과 상기 해당되는 센싱 증폭부 사이의 전기적인 접속을 형성하는 복수의 분리 소자들; 각각, 상기 복수의 분리 소자를 제어하는 상기 분리 소자 인에이블 신호를 발생시키는 분리 소자 제어 회로를 구비하고, 상기 분리 소자 제어 회로는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이 블록이 바뀔 때에만 소정의 레벨로 상태가 전환되는 분리 소자 인에이블 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 센싱 증폭부들은 또한 각각 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록에 인접하는 메모리 셀 어레이 블록에 해당되는 상기 복수의 비트라인들 중에서 해당되는 두 비트라인들 사이에 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수의 분리 소자들은 각각 해당되는 분리 소자 인에이블 신호에 의해 게이팅되어 있는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제 2 전원 단자는 승압 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 분리 소자 제어 회로는 자가 리프레쉬 동작 모드에서, 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 자가 리프레쉬 동작을 수행하는 경우에는 워드 라인 인에이블 신호에 따라 상기 제 1 전원 단자의 전압 레벨과 상기 제 2 전원 단자의 전압 레벨을 번갈아 가지는 분리 소자 인에이블 신호를 발생시키고, 상기 해당되는 메모리 셀 어레이가 자가 리프레쉬 동작을 수행하지 않고 상기 해당되는 메모리 셀 어레이에 인접한 메모리 셀 어레이가 자가 리프레쉬 동작을 수행하는 경우에는 상기 제 3 전원 단자 전압 레벨을 일정하게 가지는 분리 소자 인에이블 신호를 발생시키며, 상기 해당되는 메모리 셀 어레이가 자가 리프레쉬 동작을 수행하지 않고 또한 상기 해당되는 메모리 셀 어레이에 인접한 메모리 셀 어레이가 자가 리프레쉬 동작을 수행하는 경우에는 상기 제 2 전원 단자 전압 레벨을 가지는 분리 소자 인에이블 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 분리 소자 제어 회로는, 상기 자가 리프레쉬 동작 모드에서 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에만 액티브 되는 신호를 자가 리프레쉬 블록 선택 신호로서 출력하는 래치 수단; 상기 자가 리프레쉬 동작 모드에서 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 선택되어 있는 경우에 액티브 되는 분리 소자 디스에이블 신호와, 상기 해당되는 블록 선택 어드레스에 따라 변화하는 상태를 가지는 블록 선택 신호를 출력하는 블록 선택 신호 발생기; 상기 자가 리프레쉬 동작 모드에서 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 선택되어 있는 경우에는 상기 블록 선택 신호 발생기로부터 출력되는 블록 선택 신호에 따라 상기 제 1 전원 전압 레벨과 상기 제 2 전원 전압 레벨로 상태가 변화하고, 상기 해당되는 메모리 셀 어레이 블록이 선택이 되어 있지 않고 또한 인접한 해당되는 메모리 셀 어레이 블록이 선택되어 있는 경우에는 상기 제 3 전원 전압 레벨의 상태가 되며, 상기 해당되는 메모리 셀 어레이 블록이 선택이 되어 있지 않고 또한 인접한 해당되는 메모리 셀 어레이 블록이 선택되어 있지 않는 경우에는 상기 제 2 전원 전압 레벨을 가지는 신호를 분리 소자 인에이블 신호로서 출력하는 분리 소자 인에이블 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 래치 수단은 상기 해당되는 메모리 셀 어레이 블록의 블록 선택 어드레스를 입력하여 이를 소정 기간 지연하여 출력하는 지연부; 및 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이의 블록 선택 어드레스, 자가 리프레쉬 인에이블 신호, 및 상기 지연부로부터 출력되는 신호를 입력하여 이에 따라 해당되는 자가 리프레쉬 블록 선택 신호를 래치 하여 출력하는 플립 플롭을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 플립 플롭은 상기 자가 리프레쉬 인에이블 신호와 출력 단자로부터 출력되는 신호를 입력하여 이를 논리 곱하여 출력하는 인버터; 상기 인버터로부터 출력되는 신호와 상기 지연부로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 제 1 NOR 게이트; 및 상기 제 1 NOR 게이트로부터 출력되는 신호와 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이 블록의 블록 선택 어드레스를 입력하여 이들을 논리합하고 인버팅하여 이를 상기 자가 리프레쉬 블록 선택 신호로서 상기 출력 단자로 출력하는 제 2 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 블록 선택 신호 발생기는 상기 해당되는 메모리 셀 어레이 블록의 블록 선택 어드레스와 자가 리프레쉬 어드레스 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 1 NAND 게이트; 상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터; 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터; 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 인버팅하여 상기 블록 선택 신호로서 출력하는 제 3 인버터; 상기 자가 리프레쉬 인에이블 신호와 상기 래치 수단으로부터 출력되는 상기 자가 리프레쉬 블록 선택 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 2 NAND 게이트; 및 상기 제 2 NAND 게이트로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 이를 상기 분리 소자 디스에이블 신호로서 출력하는 제 3 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 분리 소자 인에이블 신호 발생기는 상기 자가 리프레쉬 인에이블 신호와 상기 래치 수단으로부터 출력되는 상기 자가 리프레쉬 블록 선택 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트; 상기 NAND 게이트로부터 출력되는 신호와 상기 블록 선택 신호 발생기로부터 출력되는 상기 블록 선택 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 NOR 게이트; 상기 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 인버터; 상기 제 1 전원 단자에 소오스 단자가 접속되어 있으며 노드의 신호에 의해서 게이팅되어 있는 제 1 PMOS 트랜지스터; 상기 제 1 전원 단자에 소오스 단자가 접속되어 있으며 상기 노드에 드레인 단자가 접속되어 있고, 상기 제 1 PMOS 트랜지스터의 드레인 단자의 신호에 의해서 게이팅되어 있는 제 2 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 드레인 단자와 상기 제 3 전원 단자 사이에 접속되어 있고, 상기 인버터로부터 출력되는 신호에 의하여 게이팅되어 있는 제 1 NMOS 트랜지스터; 상기 제 2 PMOS 트랜지스터의 드레인 단자와 상기 제 3 전원 단자 사이에 접속되어 있고, 상기 NOR 게이트로부터 출력되는 신호에 의하여 게이팅되어 있는 제 2 NMOS 트랜지스터; 상기 제 1 전원 단자에 소오스 단자가 접속되어 있으며, 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이의 블록 선택 신호 발생기로부터 출력되는 분리 소자 디스에이블 신호에 의해서 게이팅되어 있는 제 3 PMOS 트랜지스터; 상기 제 3 PMOS 트랜지스터의 드레인 단자에 소오스 단자가 접속되어 있으며, 상기 제 2 PMOS 트랜지스터의 드레인 단자로부터 출력되는 신호에 의해서 게이팅되어 있는 제 4 PMOS 트랜지스터; 상기 제 4 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 접속되어 있으며, 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이의 블록 선택 신호 발생기로부터 출력되는 분리 소자 디스에이블 신호에 의해서 게이팅되어 있는 제 3 NMOS 트랜지스터; 상기 제 2 전원 단자에 소오스 단자가 접속되어 있고, 상기 제 4 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 접속되어 있으며, 상기 제 1 PMOS 트랜지스터의 드레인 단자로부터 출력되는 신호에 의해서 게이팅되어 상기 드레인 단자로부터 상기 해당되는 분리 소자 인에이블 신호를 출력하는 제 5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 자가 리프레쉬 동작 모드 및 로 블록 리던던시 회로를 구비하고, 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서, 상기 복수의 메모리 셀 어레이들은 각각, 제 1, 제 2, 및 제 3 전원 단자들; 복수의 비트라인들; 각각, 상기 복수의 비트라인들 중에서 해당되는 비트라인에 접속되어 있는 다수의 메모리 셀들; 각각, 상기 복수의 비트라인들 중에서 해당되는 두 비트라인들 사이에 연결되어 있는 복수의 센싱 증폭부들; 각각, 상기 복수의 비트라인들 중에서 해당되는 비트라인과 상기 복수의 센싱 증폭부들 중에서 해당되는 센싱 증폭부 사이에 접속되어 있고, 해당되는 분리 소자 인에이블 신호에 따라 상기 해당되는 비트라인과 상기 해당되는 센싱 증폭부 사이의 전기적인 접속을 형성하는 복수의 분리 소자들; 상기 다수의 메모리 셀들 중에서 결함이 발생한 메모리 셀에 해당되는 로 어드레스를 인식하여 해당되는 로 리던던시 신호를 액티브 시키어 출력하는 퓨즈 회로; 각각, 상기 퓨즈회로로부터 출력되는 상기 로 리던던시 신호에 따라 복수의 분리 소자를 제어하는 상기 분리 소자 인에이블 신호를 발생시키는 분리 소자 제어 회로를 구비하고, 상기 분리 소자 제어 회로는 자가 리프레쉬 동작 모드에서 자가 리프레쉬 동작을 수행하는 메모리 셀 어레이 블록이 바뀔 때에만 소정의 레벨로 상태가 전환되는 분리 소자 인에이블 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 복수의 센싱 증폭부들은 또한 각각 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록에 인접하는 메모리 셀 어레이 블록에 해당되는 상기 복수의 비트라인들 중에서 해당되는 두 비트라인들 사이에 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 복수의 분리 소자들은 각각 해당되는 분리 소자 인에이블 신호에 의해 게이팅되어 있는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제 2 전원 단자는 승압 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 반도체 메모리 장치는 상기 복수의 메모리 셀 어레이들 각각에 해당되는 상기 퓨즈 회로들로부터 출력되는 로 리던던시 신호들에 따라 로 리던던시 인에이블 신호를 발생시키는 로 리던던시 인에이블 신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 로 리던던시 인에이블 신호 발생기는 상기 퓨즈 회로들로부터 출력되는 로 리던던시 신호들을 입력하여 이들 중에서 어느 하나라도 액티브 되어 있는 경우에만 하이 레벨로 액티브 되는 로 리던던시 신호 감지부; 및 상기 로 리던던시 신호 감지부로부터 출력되는 신호를 입력하여 이를 인버팅하여 로 리던던시 인에이블 신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 반도체 메모리 장치는 상기 자가 리프레쉬 동작 모드에서, 상기 로 리던던시 인에이블 신호 발생기로부터 출력되는 상기 로 리던던시 인에이블 신호에 따라, 결함이 발생한 메모리 셀을 포함하는 메모리 셀 어레이와 로 리던던시 회로로서 상기 결함이 발생한 메모리 셀의 어드레스에 대하여 사용되어 지는 메모리 셀 어레이의 자가 리프레쉬 블록 선택 신호를 리셋하기 위한 래치 리셋 펄스를 출력하는 래치 리셋 펄스 신호를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 래치 리셋 펄스 신호 발생기는 상기 로 리던던시 인에이블 신호 발생기로부터 출력되는 상기 로 리던던시 인에이블 신호를 입력하여 이를 지연시켜 출력하는 제 1 지연부; 상기 제 1 지연부로부터 출력되는 신호를 입력하여 이를 지연시켜 출력하는 제 2 지연부; 상기 제 2 지연부로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터; 상기 자가 리프레쉬 인에이블 신호, 상기 제 1 인버터로부터 출력하는 신호, 및 상기 제 1 지연부로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트; 상기 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 래치 리셋 펄스 신호로서 출력하는 제 2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 분리 소자 제어 회로는 상기 자가 리프레쉬 동작 모드에서 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 자가 리프레쉬 동작을 수행하기 위하여 선택되어 있는 경우에만 액티브 되는 신호를 자가 리프레쉬 블록 선택 신호로서 출력하는 래치 수단; 상기 자가 리프레쉬 동작 모드에서 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 선택되어 있는 경우에 액티브 되는 분리 소자 디스에이블 신호와, 상기 해당되는 블록 선택 어드레스에 따라 변화하는 상태를 가지는 블록 선택 신호를 출력하는 블록 선택 신호 발생기; 상기 자가 리프레쉬 동작 모드에서 상기 복수의 메모리 셀 어레이 블록들 중에서 해당되는 메모리 셀 어레이 블록이 선택되어 있는 경우에는 상기 블록 선택 신호 발생기로부터 출력되는 블록 선택 신호에 따라 상기 제 1 전원 전압 레벨과 상기 제 2 전원 전압 레벨로 상태가 변화하고, 상기 해당되는 메모리 셀 어레이 블록이 선택이 되어 있지 않고 또한 인접한 해당되는 메모리 셀 어레이 블록이 선택되어 있는 경우에는 상기 제 3 전원 전압 레벨의 상태가 되며, 상기 해당되는 메모리 셀 어레이 블록이 선택이 되어 있지 않고 또한 인접한 해당되는 메모리 셀 어레이 블록이 선택되어 있지 않는 경우에는 상기 제 2 전원 전압 레벨을 가지는 신호를 분리 소자 인에이블 신호로서 출력하는 분리 소자 인에이블 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 래치 수단은 상기 해당되는 메모리 셀 어레이 블록의 블록 선택 어드레스를 입력하여 이를 소정 기간 지연하여 출력하는 제 1 지연부; 상기 해당되는 메모리 셀 어레이 블록에 해당하는 상기 퓨즈 회로로부터 출력되는 상기 로 리던던시 신호를 입력하여 이를 소정 기간 지연하여 출력하는 제 2 지연부; 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이 블록의 블록 선택 어드레스를 입력하여 이를 인버팅하여 출력하는 제 1 인버터; 상기 제 1 인버터로부터 출력되는 신호와 상기 로 리던던시 인에이블 신호 발생기로부터 출력되는 상기 로 리던던시 인에이블 신호를 입력하여 이들을 논리 곱하여 출력하는 제 1 AND 게이트; 상기 제 1 지연부로부터 출력되는 신호와 상기 로 리던던시 인에이블 신호를 입력하여 이들을 논리 곱하여 출력하는 제 2 AND 게이트; 상기 제 2 지연부로부터 출력되는 신호와 상기 제 1 AND 게이트로부터 출력되는 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 제 1 NOR 게이트; 상기 제 2 AND 게이트로부터 출력되는 신호와 상기 해당되는 메모리 셀 어레이 블록의 상기 퓨즈 회로로부터 출력되는 로 리던던시 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 제 2 NOR 게이트; 상기 제 2 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터; 상기 제 2 인버터로부터 출력되는 신호, 상기 제 1 NOR 게이트로부터 출력되는 신호, 상기 래치 리셋 펄스 신호 발생기로부터 출력되는 상기 래치 리셋 펄스 신호, 및 상기 자가 리프레쉬 인에이블 신호를 입력하여 이에 따라 상기 자가 리프레쉬 블록 선택 신호를 래치 하여 출력하는 플립 플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 블록 선택 신호 발생기는 상기 해당되는 메모리 셀 어레이 블록의 블록 선택 어드레스와 자가 리프레쉬 어드레스 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 1 NAND 게이트; 상기 제 1 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터; 상기 제 1 인버터로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터; 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이를 인버팅하여 상기 블록 선택 신호로서 출력하는 제 3 인버터; 상기 자가 리프레쉬 인에이블 신호와 상기 래치 수단으로부터 출력되는 상기 자가 리프레쉬 블록 선택 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 제 2 NAND 게이트; 및 상기 제 2 NAND 게이트로부터 출력되는 신호와 상기 제 2 인버터로부터 출력되는 신호를 입력하여 이들을 논리 곱하고 인버팅하여 이를 상기 분리 소자 디스에이블 신호로서 출력하는 제 3 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제19항에 있어서, 상기 분리 소자 인에이블 신호 발생기는 상기 자가 리프레쉬 인에이블 신호와 상기 래치 수단으로부터 출력되는 상기 자가 리프레쉬 블록 선택 신호를 입력하여 이들을 논리 곱하고 인버팅하여 출력하는 NAND 게이트; 상기 NAND 게이트로부터 출력되는 신호와 상기 블록 선택 신호 발생기로부터 출력되는 상기 블록 선택 신호를 입력하여 이들을 논리합하고 인버팅하여 출력하는 NOR 게이트; 상기 NOR 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력하는 인버터; 상기 제 1 전원 단자에 소오스 단자가 접속되어 있으며 노드의 신호에 의해서 게이팅되어 있는 제 1 PMOS 트랜지스터; 상기 제 1 전원 단자에 소오스 단자가 접속되어 있으며 상기 노드에 드레인 단자가 접속되어 있고, 상기 제 1 PMOS 트랜지스터의 드레인 단자의 신호에 의해서 게이팅되어 있는 제 2 PMOS 트랜지스터; 상기 제 1 PMOS 트랜지스터의 드레인 단자와 상기 제 3 전원 단자 사이에 접속되어 있고, 상기 인버터로부터 출력되는 신호에 의하여 게이팅되어 있는 제 1 NMOS 트랜지스터; 상기 제 2 PMOS 트랜지스터의 드레인 단자와 상기 제 3 전원 단자 사이에 접속되어 있고, 상기 NOR 게이트로부터 출력되는 신호에 의하여 게이팅되어 있는 제 2 NMOS 트랜지스터; 상기 제 1 전원 단자에 소오스 단자가 접속되어 있으며, 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이의 블록 선택 신호 발생기로부터 출력되는 분리 소자 디스에이블 신호에 의해서 게이팅되어 있는 제 3 PMOS 트랜지스터; 상기 제 3 PMOS 트랜지스터의 드레인 단자에 소오스 단자가 접속되어 있으며, 상기 제 2 PMOS 트랜지스터의 드레인 단자로부터 출력되는 신호에 의해서 게이팅되어 있는 제 4 PMOS 트랜지스터; 상기 제 4 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 접속되어 있으며, 상기 해당되는 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이의 블록 선택 신호 발생기로부터 출력되는 분리 소자 디스에이블 신호에 의해서 게이팅되어 있는 제 3 NMOS 트랜지스터; 상기 제 2 전원 단자에 소오스 단자가 접속되어 있고, 상기 제 4 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 접속되어 있으며, 상기 제 1 PMOS 트랜지스터의 드레인 단자로부터 출력되는 신호에 의해서 게이팅되어 상기 드레인 단자로부터 상기 해당되는 분리 소자 인에이블 신호를 출력하는 제 5 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서, 자가 리프레쉬 동작 방법은 자가 리프레쉬 동작 모드에서 자가 리프레쉬 인에이블 신호를 액티브 시키는 자가 리프레쉬 인에이블 신호 발생 단계; 상기 자가 리프레쉬 인에이블 신호 발생 단계 후에 상기 복수의 메모리 셀 어레이 블록들 각각에 해당되는 블록 선택 어드레스에 따라 자가 리프레쉬 동작을 수행할 메모리 셀 어레이 블록을 선택하는 블록 선택 단계; 상기 블록 선택 단계 후에 상기 자가 리프레쉬 동작을 수행하기 위하여 선택되어 진 메모리 셀 어레이 블록에 해당되는 자가 리프레쉬 블록 선택 신호를 액티브 시키고 나머지 블록에 해당되는 메모리 셀 어레이 블록들에 해당되는 자가 리프레쉬 블록 선택 신호들은 넌액티브시키는 자가 리프레쉬 블록 선택 신호 발생 단계; 상기 블록 선택 단계를 통하여 상기 자가 리프레쉬 동작을 수행하기 위하여 선택된 메모리 셀 어레이 블록에 있어서는 제 1 전원 단자의 전압 레벨과 제 2 전원 단자의 전압 레벨을 사이클 주기에 따라 교대로 가지는 해당되는 분리 소자 인에이블 신호를 발생시키고, 상기 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이에 있어서는, 제 3 전원 단자의 전압 레벨을 가지는 분리 소자 인에이블 신호를 발생시키는 .분리 소자 제어 신호 발생 단계; 및 상기 분리 소자 인에이블 신호 발생 단계 후에 발생된 상기 분리 소자 인에이블 신호들에 따라 해당되는 분리 소자들을 제어하고, 상기 해당되는 메모리 셀 어레이를 구성하고 있는 메모리 셀들이 접속되어 있는 워드 라인들을 순차적으로 인에이블 시키면서 메모리 셀들에 저장되어 있는 정보를 리프레쉬 하는 자가 리프레쉬 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 방법.
  24. 블록 리던던시와 복수의 메모리 셀 어레이 블록들을 구비하는 반도체 메모리 장치에 있어서, 자가 리프레쉬 동작 방법은 자가 리프레쉬 동작 모드에서 자가 리프레쉬 인에이블 신호를 액티브 시키는 자가 리프레쉬 인에이블 신호 발생 단계; 상기 자가 리프레쉬 인에이블 신호 발생 단계 후에 상기 복수의 메모리 셀 어레이 블록들 각각에 해당되는 블록 선택 어드레스에 따라 자가 리프레쉬 동작을 수행할 메모리 셀 어레이 블록을 선택하는 블록 선택 단계; 상기 복수의 메모리 셀 어레이 블록들을 구성하고 있는 메모리 셀들 중에서 결함이 발생한 메모리 셀들을 포함하는 메모리 셀 어레이 블록에 해당되는 로 리던던시 신호를 액티브 시키는 로 리던던시 신호 발생 단계; 상기 로 리던던시 신호 발생 단계 후에 상기 복수의 메모리 셀 어레이 블록들에 해당되는 로 리던던시 신호들 중에 어느 하나라도 액티브 되어 있으면 로 리던던시 인에이블 신호를 액티브 시키는 로 리던던시 인에이블 신호 발생 단계; 상기 로 리던던시 인에이블 신호 발생 단계 후에 상기 로 리던던시 인에이블 신호와 상기 로 리던던시 신호에 따라, 상기 자가 리프레쉬 동작을 수행하기 위하여 선택되어 진 메모리 셀 어레이 블록에 해당되는 자가 리프레쉬 블록 선택 신호를 액티브 시키고 나머지 블록에 해당되는 메모리 셀 어레이 블록들에 해당되는 자가 리프레쉬 블록 선택 신호들은 넌액티브시키는 자가 리프레쉬 블록 선택 신호 발생 단계; 상기 자가 리프레쉬 블록 선택 신호 발생 단계 후에, 해당되는 자가 리프레쉬 블록 선택 신호에 따라 자가 리프레쉬 동작을 수행하기 위하여 선택된 메모리 셀 어레이 블록에 있어서는 제 1 전원 단자의 전압 레벨과 제 2 전원 단자의 전압 레벨을 교대로 가지는 해당되는 분리 소자 인에이블 신호를 발생시키고, 선택된 메모리 셀 어레이 블록에 인접한 메모리 셀 어레이에 있어서는, 제 3 전원 단자의 전압 레벨을 가지는 분리 소자 인에이블 신호를 발생시키는 분리 소자 제어 신호 발생 단계; 및 상기 분리 소자 인에이블 신호 발생 단계 후에 발생된 분리 소자 인에이블 신호들에 따라 해당되는 분리 소자들을 제어하고, 해당되는 메모리 셀 어레이를 구성하고 있는 메모리 셀들이 접속되어 있는 워드 라인들을 순차적으로 인에이블 시키면서 메모리 셀들에 저장되어 있는 정보를 리프레쉬 하는 자가 리프레쉬 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 방법.
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