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KR100236716B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것이다.
본 발명은, 불순물이 주입된 활성영역과 다른 비활성영역으로 구분되어진 웨이퍼의 상기 활성영역 상부에 게이트산화막이 개재되고, 측벽에 스페이서가 형성된 게이트전극을 형성하는 단계, 게이트전극이 형성된 상기 웨이퍼 상부에 금속막을 형성한 후, 열처리공정을 진행하여 상기 게이트전극 상부와 상기 스페이서 양측의 상기 웨이퍼 상부에 형성된 상기 금속막의 금속물을 금속실리사이드물로 변형시키는 단계, 상기 변형된 금속실리사이드물 이외의 상기 금속물을 케미컬을 사용하여 제거하여 상기 스페이서 상부 및 상기 비활성영역 상부를 개방시켜 금속실리사이드막을 형성하는 단계 및 개방된 스페이서 상부 및 상기 비활성영역 상부에 상기 금속물의 존재여부를 높은 가속전압이 인가되는 주사전자현미경을 사용하여 분석하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
따라서, 스페이서 및 비활성영역 상부에 존재하는 금속물에 의해서 완성된 반도체장치가 동작불량을 야기하는 것을 예방할 수 있는 효과가 있다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 게이트전극 측벽에 스페이서가 형성된 반도체장치의 제조방법에 관한 것이다.
일반적으로, 사람의 육안으로는 0.1 ㎜ 이하의 미세구조는 분석하기 어려우므로 확대경이나 광학현미경 같은 보조수단을 이용하여 보다 작은 것을 확대 및 관찰하고 있다.
그러나, 상기 확대경이나 광학현미경은 빛의 파장 때문에 0.2 ㎛ 이하의 미세구조는 확대 및 촬영할 수 없다는 문제점이 발생되어 주사전자현미경(Scanning Electron Microscope)이 개발되었다.
상기 주사전자현미경은, 특정 가속전압이 전자총 내부의 필라멘트에 인가됨에 따라 발생된 전자선이 시료에 스캐닝(Scanning)되면, 스캐닝된 입사전자와 시료를 구성하는 원자가 상호작용하여 2차전자를 발생시킨다. 그리고, 상기 2차전자가 검출기 및 증폭기로 이동되어 아날로그신호 또는 디지탈신호로 변환됨에 따라 상기 증폭기와 연결된 브라운관에 밝고 어두운 상기 시료의 상(Image)이 나타나도록 되어 있다.
그리고, 상기 주사전자현미경은 다수의 반도체장치 제조공정에 의해서 웨이퍼 상에 형성된 콘택홀(Contact hole)의 크기측정, 웨이퍼 상에 형성된 패턴(Pattern)과 패턴 사이의 거리 즉, 임계치수(Critical Dimension)의 측정 등의 용도로 반도체 분석공정에 사용되고 있다.
통상, N-MOS트랜지스터는 도1에 도시된 바와 같이 먼저, 웨이퍼(10) 상에 활성영역 및 비활성영역이 나누어진 후, 상기 활성영역 내부에는 붕소(B) 등의 3가의 불순물이 주입된 P-웰(12)을 형성하고, 상기 P-웰(12) 상부에는 소오스(Source) 및 드레인(Drain)으로 작용하는 인(P) 등의 5가의 불순물이 주입된 2개의 N-웰(14)을 형성한다. 그리고, 2개의 N-웰(14) 사이의 활성영역 상부에는 게이트산화막(16)을 사이에 두고 폴리실리콘 등의 도전성물질로 이루어지는 게이트전극(18)을 형성한다.
그리고, 도2에 도시된 바와 같이, 상기 게이트전극(18)이 형성된 웨이퍼(10) 상부에 절연막으로서 질화실리콘막(20)을 형성하고, 레티클(Reticle)을 사용한 사진식각공정을 진행하여 상기 게이트전극(18) 측벽에 스페이서(22)를 형성한다.
이어서, 도4에 도시된 바와 같이, 스페이서(22)가 형성된 웨이퍼(10) 상부에 도전성을 가지는 타타늄(Ti)을 증착하여 티타늄막(Ti Layer : 24)을 형성한 후, 특정온도에서 열처리공정을 진행한다.
이에 따라, 게이트전극(18) 상부와 소오스 및 드레인으로 작용하는 2개의 N-웰(14) 상부의 티타늄막(24)을 이루는 티타늄은, 웨이퍼(10)의 실리콘(Si)성분과 반응하여 티타늄실리사이드(TiSi)로 변형된다. 또한, 게이트전극(18)의 실리콘성분과 게이트전극(18) 상부의 티타늄성분이 반응하여 티타늄실리사이드(TiSi)로 변형된다.
마지막으로, 도5에 도시된 바와 같이, 상기 열처리공정이 진행된 상기 웨이퍼(10)의 티타늄막(24)을 황산(H2SO4)용액을 이용하여 제거한다. 이때, 상기 황산용액은 티타늄성분과는 반응을 하고, 티타늄실리사이드성분과는 반응을 하지 않음으로 인해서 게이트전극(18) 상부와 N-웰(24) 상부에는 티타늄실리사이드막(26)이 형성된다. 상기 티타늄실리사이드막(26)은 소오스 및 드레인으로 작용하는 N-웰(14)과 게이트전극(18)을 외부회로와 연결시키는 인출선으로 작용한다.
그런데, 스페이서(22) 상부에 형성된 티타늄막(24)의 티타늄성분은 황산용액에 의해서 완전히 제거되지 않고 잔존함으로서 완성된 반도체장치를 통전시킬 때, 쇼트(Short)를 일으키는 원인으로 작용하는 문제점이 있었다.
그리고, 비활성영역 상부에 형성된 티타늄막(24)의 티타늄성분도 황산용액에 의해서 완전히 제거되지 않고 잔존함으로서 완성된 반도체장치를 통전시킬 때, 누설전류를 발생시키는 원인으로 작용하는 문제점이 있었다.
본 발명의 목적은, 게이트전극 측벽에 형성된 스페이서 상부 및 비활성영역 상부에 금속물이 존재하여 완성된 반도체장치의 불량원인으로 작용하는 것을 방지하는 반도체장치의 제조방법을 제공하는 데 있다.
도1 내지 도5는 종래의 반도체장치의 제조방법의 문제점을 설명하기 위한 N-MOS트랜지스터의 개략적인 단면도들이다.
도6은 본 발명에 따른 반도체장치의 제조방법의 일 실시예를 설명하기 위한 도면이다.
도7은 본 발명에 따른 반도체장치의 제조방법에 따라 더미패턴 부위를 주사전자현미경을 사용하여 촬영한 사진이다.
도8은 본 발명에 따른 반도체장치의 제조방법에 따라 메모리셀 부위를 주사전자현미경을 사용하여 촬영한 사진이다.
※도면의 주요부분에 대한 부호의 설명
10 : 웨이퍼 12 : P-웰
14 : N-웰 16 : 게이트산화막
18 : 게이트전극 20 : 질화실리콘막
22 : 스페이서 24 : 티타늄막
26 : 티타늄실리사이드막 30 : 메모리셀
32 : 더미패턴 34 : 소정영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, (1) 불순물이 주입된 활성영역과 다른 비활성영역으로 구분되어진 웨이퍼의 상기 활성영역 상부에 게이트산화막이 개재되고, 측벽에 스페이서가 형성된 게이트전극을 형성하는 단계, (2) 상기 (1)의 게이트전극이 형성된 상기 웨이퍼 상부에 금속막을 형성한 후, 열처리공정을 진행하여 상기 게이트전극 상부와 상기 스페이서 양측의 상기 웨이퍼 상부에 형성된 상기 금속막의 금속물을 금속실리사이드물로 변형시키는 단계, (3) 상기 (2)의 변형된 금속실리사이드물 이외의 상기 금속물을 케미컬을 사용하여 제거하여 상기 스페이서 상부 및 상기 비활성영역 상부를 개방시켜 금속실리사이드막을 형성하는 단계 및 (4) 상기 (3)의 개방된 스페이서 상부 및 상기 비활성영역 상부에 상기 금속물의 존재여부를 높은 가속전압이 인가되는 주사전자현미경을 사용하여 분석하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 (4)의 분석을 진행할 때, 상기 주사전자현미경의 가속전압은 10 내지 30 KV로 유지되는 것이 바람직하다.
그리고, 상기 (4)의 분석을 진행할 때, 측정 포인트는 상기 웨이퍼 상에 형성된 더미패턴 또는 메모리셀의 소정영역에 대해서 이루어질 수 있다.
또한, 상기 금속물은 티타늄으로 이루어질 수 있으며, 상기 스페이서는 질화실리콘 등의 절연물질로 이루어질 수 있다.
그리고, 상기 케미컬로 황산을 사용할 수 있다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명에 따른 반도체장치의 제조방법은, 도5에 도시된 바와 같이, 불순물이 주입된 활성영역과 다른 비활성영역으로 구분되어진 웨이퍼(10)의 상기 활성영역 상부에 게이트산화막(16)이 개재되며, 측벽에 질화실리콘 등의 절연물질로 이루어지는 스페이서(22)가 형성된 게이트전극(18)을 형성한다.
그리고, 게이트전극(18)이 형성된 웨이퍼(10) 상부 전체에 티타늄막(24) 등의 금속막을 형성한 후, 열처리공정을 진행하여 게이트전극(18) 상부와 스페이서(22) 양측의 웨이퍼(10) 상부의 티타늄 등의 금속물을 티타늄실리사이드 등의 금속실리사이드물로 변형시킨다.
이어서, 황산 등의 케미컬을 사용하여 티타늄실리사이드 등의 금속실리사이드물 이외의 상기 티타늄 등의 금속물을 제거함으로서 스페이서(22) 상부 및 비활성영역 상부를 개방시켜 티타늄실리사이드막(26) 등의 금속실리사이드막을 형성한다.
마지막으로, 개방된 스페이서(22) 및 비활성영역 상부에 티타늄 등의 금속물의 존재여부를 높은 가속전압이 인가되는 주사전자현미경을 사용하여 분석한다. 상기 분석을 진행할 때, 웨이퍼(10) 상에 스캐닝되는 전자선의 방출량을 증가시키기 위하여 전자총의 필라멘트에 인가되는 상기 가속전압은 10 내지 30 KV, 바람직하게는 15 KV 정도의 높은상태로 유지된다.
또한, 상기 분석을 진행할 때, 분석이 이루어지는 측정 포인트는 도6에 도시된 바와 같이 다수의 패턴이 형성된 레티클(Reticle)을 사용하여 웨이퍼의 특정영영에 대해서 사진식각공정을 진행하고, 다시 이동하여 웨이퍼의 다른 특정영역에 대해서 사진식각공정을 진행하는 공정이 반복적으로 이루어짐으로서 상기 웨이퍼 상에 형성된 다수의 메모리셀(30)과 다수의 더미패턴(Dummy pattern : 32) 가운데 임의의 더미패턴(32) 또는 메모리셀(30)의 소정영역(34)에 대해서 이루어진다.
따라서, 도7 및 도8에 도시된 사진과 같이 흰선으로 나타나는 스페이서의 상을 관찰함으로서 상기 스페이서 상부에 티타늄 등의 금속물의 존재여부를 확인할 수 있다.
만일, 스페이서 상부 및 비활성영역 상부에 티타늄 등의 금속물이 존재하게 되면, 약 15 KV 정도의 가속전압에 의해서 가속되어 더미패턴(32) 또는 메모리셀(30)의 소정영역(34)에 주사된 전자선은 스페이서 및 비활성영역 상부에 존재하는 티타늄 등의 금속물에 의해서 포획됨으로서 주사전자현미경의 브라운관에는 전체적으로 어두운 상이 나타남을 확인할 수 있다.
그리고, 상기 스페이서 및 비활성영역 상부에 티타늄 등의 금속물이 존재하면, 황산용액 등을 사용하여 티타늄 등의 금속물을 제거한다.
따라서, 본 발명에 의하면 게이트전극 측벽의 스페이서 및 비활성영역 상부에 티타늄 등의 금속물이 존재하는지의 여부를 주사전자현미경을 사용하여 용이하게 확인하여 제거함으로서 상기 금속물이 완성된 반도체장치의 불량원인으로 작용하는 것을 예방할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (7)

  1. (1) 불순물이 주입된 활성영역과 다른 비활성영역으로 구분되어진 웨이퍼의 상기 활성영역 상부에 게이트산화막이 개재되고, 측벽에 스페이서가 형성된 게이트전극을 형성하는 단계;
    (2) 상기 (1)의 게이트전극이 형성된 상기 웨이퍼 상부에 금속막을 형성한 후, 열처리공정을 진행하여 상기 게이트전극 상부와 상기 스페이서 양측의 상기 웨이퍼 상부에 형성된 상기 금속막의 금속물을 금속실리사이드물로 변형시키는 단계;
    (3) 상기 (2)의 변형된 금속실리사이드물 이외의 상기 금속물을 케미컬을 사용하여 제거하여 상기 스페이서 상부 및 상기 비활성영역 상부를 개방시켜 금속실리사이드막을 형성하는 단계; 및
    (4) 상기 (3)의 개방된 스페이서 상부 및 상기 비활성영역 상부에 상기 금속물의 존재여부를 높은 가속전압이 인가되는 주사전자현미경을 사용하여 분석하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 (4)의 분석을 진행할 때, 상기 주사전자현미경의 가속전압은 10 내지 30 KV로 유지되는 것을 특징으로 하는 상기 반도체장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 (4)의 분석을 진행할 때, 측정 포인트는 상기 웨이퍼 상에 형성된 더미패턴에 대해서 이루어지는 것을 특징으로 하는 상기 반도체장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 (4)의 분석을 진행할 때, 측정 포인트는 상기 웨이퍼 상에 형성된 메모리셀의 소정영역에 대해서 이루어지는 것을 특징으로 하는 상기 반도체장치의 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 금속물은 티타늄(Ti)으로 이루어지는 것을 특징으로 하는 상기 반도체장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 스페이서는 질화실리콘(SiN)으로 이루어지는 것을 특징으로 하는 상기 반도체장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 케미컬로 황산(H2SO4)을 사용하는 것을 특징으로 하는 상기 반도체장치의 제조방법.
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