[go: up one dir, main page]

KR100234416B1 - 반도체장치의 소자분리방법 - Google Patents

반도체장치의 소자분리방법 Download PDF

Info

Publication number
KR100234416B1
KR100234416B1 KR1019970020989A KR19970020989A KR100234416B1 KR 100234416 B1 KR100234416 B1 KR 100234416B1 KR 1019970020989 A KR1019970020989 A KR 1019970020989A KR 19970020989 A KR19970020989 A KR 19970020989A KR 100234416 B1 KR100234416 B1 KR 100234416B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
active region
insulating
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019970020989A
Other languages
English (en)
Other versions
KR19980063317A (ko
Inventor
김창규
백민수
최지현
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970020989A priority Critical patent/KR100234416B1/ko
Priority to JP30850097A priority patent/JPH10189712A/ja
Priority to US09/052,453 priority patent/US6001696A/en
Publication of KR19980063317A publication Critical patent/KR19980063317A/ko
Application granted granted Critical
Publication of KR100234416B1 publication Critical patent/KR100234416B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명의 반도체 장치의 소자분리방법은 반도체 기판 상에 후에 형성되는 제1 절연막 내지 제3 절연막 보다 식각 속도가 빠른 물질막을 형성한 후, 상기 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성한다. 이어서, 증착과 식각이 동시에 진행할 수 있는 플라즈마 CVD(chemical vapor deposition)법을 이용하여 상기 트렌치영역를 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성한다. 다음에, 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 물질막의 표면을 노출 시킨 후, 상기 제1 내지 제3 절연막보다 식각속도가 빠른 물질막을 리프트오프방법을 이용하여 식각함으로써 상기 제3 절연막 및 제2 절연막을 제거하는 단계를 포함한다.

Description

반도체 장치의 소자분리방법
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 소자분리방법에 관한 것이다.
반도체장치의 제조에 있어서, 소자분리방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하 "LOCOS"라 칭함)법은 측면 산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 얕은 트렌치 분리(Shallow Trench Isolation; 이하, "STI"라 칭함)법이 제안되었다. 이 STI법은 반도체 기판을 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립한 후 화학기계 적연마(chemical-mechanical polishing; 이하, "CMP"라 칭함)하여 소자분리막을 형성한다. 이 STI법은 소자분리막의 형성에 있어서 상기 LOCOS법와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 상기 LOCOS법의 단점들을 어느 정도 줄일 수 있고, 고집적화에 적합한 소자분리막의 형성이 가능하다.
그러나, 상기 STI법은 소자분리막이 화학기계적연마에 의하여 형성되기 때문에 트렌치 영역의 가운데가 접시모양으로 파이는 디싱(dishing)현상이 발생하여 소자분리 특성이 저하되고 국부적 평탄 불량을 유발하는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 플라즈마 CVD법을 이용한 반도체 장치의 소자분리방법을 제공하는 데 있다.
제1도 내지 제4도는 본 발명의 일 예에 의한 반도체 장치의 소자분리방법을 설명하기 위하여 도시한 단면도들이다.
제5도는 본 발명의 다른 예에 의한 반도체 장치의 소자분리방법을 설명하기 위하여 도시한 단면도이다.
제6도 내지 제10도는 본 발명의 또 다른 예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
제11도는 본 발명의 또 다른 예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일예에 따른 반도체 장치의 소자분리방법은 반도체 기판 상에 후에 형성되는 제1 절연막 내지 제3 절연막 보다 식각 속도가 빠른 물질막을 형성 한 후, 사진식각공정을 이용하여 상기 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성하는 단계를 포함한다. 이어서, 증착과 식각이 동시에 진행할 수 있는 플라즈마 CVD(chemical vapor deposition)법을 이용하여 상기 트렌치영역을 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성한다. 계속하여, 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 물질막의 표면을 노출시킨 후, 상기 제1 내지 제3 절연막 보다 식각속도가 빠른 물질막을 리프트오프 방법을 이용하여 식각함으로써 상기 제3 절연막 및 제2 절연막을 제거한다.
본 발명의 다른 예에 의한 반도체 장치의 소자분리방법은 상기 물질막의 표면을 노출시킨 후, 상기 물질막을 일부 식각하여 상기 제3 절연막 및 상기 제2 액티브 영역 상의 물질막을 제거한다. 이어서, 상기 제1 액티브 영역 상의 물질막을 리프트오프방법 제거함으로써 제2 절연막을 제거한다.
상기 물질막은 질화막, SOG(spin-on glass)막, 유동성 산화막(flowable oxide), TEOS(Tetra-Ethyl Ortho-Silicate)산화막, Ti막 및 TiN막 중에서 선택된 하나로 형성할 수 있다. 상기 플라즈마 CVD법에 채용되는 플라즈마는 고밀도(high desity plasma : HDP)플라즈마 또는 ECR(Electron Cyclotron Resonance) 플라즈마이다.
또한, 본 발명의 또 다른 예에 의한 반도체 장치의 소자분리방법은 반도체 기판 상에 제1 물질막 및 제2 물질막을 순차적으로 형성한 후 사진식각공정을 이용하여 상기 제2 물질막, 제1 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성한다. 이어서, 상기 결과물 전면에 증착과 식각이 동시에 진행하는 플라즈마 CVD법을 이용하여 상기 트렌치영역을 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성한다. 다음에, 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 제2 물질막의 표면을 노출시킨 후 상기 제2 물질막을 리프트오프방법을 이용하여 식각함으로써 동시에 상기 제3 절연막 및 제2 절연막을 제거한다.
본 발명의 또 다른 예에 의한 반도체 장치의 소자분리방법은 상기 제2 물질막의 표면을 노출시킨 후, 상기 제2 물질막을 일부 식각하여 상기 제3 절연막 및 상기 제2 액티브 영역 상의 제2 물질막을 제거한다. 이어서, 상기 제1 액티브 영역상의 제2 물질막을 리프트오프방법 제거함으로써 제2 절연막을 제거한다.
상기 제1 물질막을 질화막으로 형성하며, 상기 제2 물질막은 SOG막, 유동성 산화막, TEOS 산화막, Ti막 및 TiN막 중에서 선택된 하나로 형성할 수 있다. 상기 플라즈마 CVD법에 채용되는 플라즈마는 고밀도 플라즈마 또는 ECR 플라즈마이며, 상기 제2 물질막은 상기 제1 절연막 내지 제3 절연막 보다 식각속도가 빠르다.
본 발명에 의한 반도체 장치의 소자분리방법은 증착과 식각이 동시에 진행되는 플라즈마 CVD법을 이용하여 소자분리 특성을 향상시킬 수 있고 국부적 평탄 불량을 개선하여 전체적(global)한 평탄화를 달성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[실시예 1]
도 1 내지 도 4는 본 발명의 제1 실시예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 1은 패드 산화막(12), 물질막(14) 및 트렌치(17)을 형성하는 단계를 나타낸다. 도 1에서, 반도체 기판(10) 상에 패드 산화막(12)을 형성한다. 이어서, 상기 패드 산화막(12) 상에 물질막(14), 예컨대 질화막, SOG막, 유동성 산화막, TEOS 산화막, Ti막, TiN막 및 이들막의 복합막 중에서 선택된 하나를 형성한다.
계속하여, 사진식각공정을 이용하여 상기 물질막(14), 패드 산화막(12) 및 기판(10)을 이방성식각하여 트렌치(17)를 형성한다. 상기 물질막(14)은 후공정에서 형성되는 제1 절연막 내지 제3 절연막에 비해 식각속도가 빠른 물질을 사용한다. 이렇게 되면, 반도체 기판(10) 상에는 트렌치 영역(A)과, 제1 액티브 영역(B) 및 상기 제1 액티브 영역(B)보다 폭이 좁은 제2 액티브 영역(C)이 형성된다.
도 2는 절연막(18a, 18b, 18c)을 형성하는 단계를 나타낸다. 도 2에서, 트렌치(17)가 형성된 반도체 기판(10)의 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD법으로 절연막(18a, 18b, 18c)을 형성한다. 상기 플라즈마 CVD법은 HDP(high density plasma) 플라즈마 또는 ECR(Electron Cyclotron Resonance) 플라즈마를 이용한 절연막 형성시, 기판에 부 전압을 인가하여 플라즈마용 가스, 예컨대 아르곤 가스가 기판에 충돌함으로써 절연막 증착과 식각이 동시에 진행되는 방법으로써 트렌치(17)를 잘 매립한다.
이러한 증착과 식각이 동시에 작용하는 플라즈마 CVD법을 이용하면, 도 2에 도시한 바와 같이 트렌치 영역(A)에는 트렌치(17)를 매립하는 제1 절연막(18a)이 형성되고, 폭이 큰 제1 액티브 영역에(B)는 제2 절연막(18b)이 형성되고, 상기 폭이 작은 제2 액티브 영역(C)에 그 양단이 얇게 증착된 삼각형 형태의 제3 절연막(18c)이 형성된다. 특히, 제3 절연막(18c)은 제2 절연막(18b)보다 두께가 얇게 형성된다.
도 3은 절연막(18a, 18b, 18c)을 식각하는 단계를 나타낸다. 도 3에서, 상기 제1 절연막(18a), 제2 절연막(18b), 제3 절연막(18c)을 물질막(14)이 노출될 때 까지 전면 식각하면 도 3에 도시한 바와 같이 물질막(14) 상에 제2 절연막(18b') 및 제3 절연막(18c')이 남아있고, 트렌치(17)에는 제1 절연막(18a')이 매립된 형태가 된다.
도 4는 제2 절연막(18b') 및 제3 절연막(18c')을 제거하는 단계를 나타낸다. 도 4에서, 상기 노출된 물질막(14)은 제2 절연막(18b') 및 제3 절연막(18c')보다 습식식각속도가 빠르기 때문에, 상기 노출된 물질막(14)을 리프트오프방법으로 등방성식각함으로써 제2 절연막(18b') 및 제3 절연막(18c')을 제거한다. 결과적으로, 상기 트렌치(17)에는 소자분리용 제1 절연막(18a')만이 남게 된다. 다음에, 보다 양호한 평탄화를 달성하기 위하여 결과물 전면에 화학기계적연마(CMP) 공정을 더 수행할 수도 있다.
[실시예 2]
도 5는 본 발명의 제2 실시예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도이다. 본 발명의 제2 실시예는 상기 물질막(14)을 노출시킨 후 상기 물질막(14)을 일부 식각하는 단계를 제외하고는 제1 실시예와 동일하여, 제1 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 먼저 제1 실시예의 도 1 내지 도 3의 단계를 수행한다. 이어서, 상기 도 5에 도시한 바와 같이 물질막(14)을 일부 식각한다. 이때, 제2 액티브 영역 상의 물질막(14) 및 제3 절연막(18C')은 모두 제거되며 제1 액티브 영역 상의 물질막(14)은 일부 남는다. 계속하여, 상기 제1 액티브 영역 상에 남아있는 물질막(14)을 리프트오프방법으로 등방성식각함으로써 제2 절연막(18b')을 제거한다. 결과적으로, 상기 트렌치(17)에는 도 4에 도시된 바와 같이 소자분리용 제1 절연막(18a')만이 남게 된다.
[실시예 3]
도 6 내지 도 10는 본 발명의 제3 실시예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 패드 산화막(22), 제1 물질막(24), 제2 물질막(26) 및 트렌치(27)를 형성하는 단계를 나타낸다. 도 6에서, 반도체 기판(20) 상에 패드 산화막(22)을 형성한다. 이어서, 상기 패드 산화막(22) 상에 제2 물질막(24), 예컨대 결화막을 형성한다. 다음에, 상기 제1 물질막(24) 상에 제2 물질막(26), 예컨대 SOG막, 유동성 산화막, TEOS산화막, Ti막, TiN막 및 이들막의 복합막 중에서 선택된 하나를 형성한다.
계속하여, 사진식각공정을 이용하여 상기 제2 물질막(26), 제1 물질막(24), 패드 산화막(22) 및 기판(20)을 이방성식각하여 트렌치(27)를 형성한다. 상기 제2 물질막(26)은 후공정에서 형성되는 제1 절연막 내지 제3 절연막에 비해 식각속도가 빠른 물질을 사용한다. 이렇게 되면, 반도체 기판(20) 상에는 트렌치 영역(D)과, 제1 액티브 영역(E) 및 상기 제1 액티브 영역(E)보다 폭이 좁은 제2 액티브 영역(F)이 형성된다.
도 7은 절연막(28a, 28b, 28c)을 형성하는 단계를 나타낸다. 도 7에서, 트렌치(27)가 형성된 반도체 기판(20)의 전면에 증착과 식각이 동시에 진행되는 플라즈마 CVD법으로 절연막(28a, 28b, 28c)을 형성한다. 상기 플라즈마 CVD법은 HDP 플라즈마 또는 ECR 플라즈마를 이용한 절연막형성시, 기판에 부 전압을 인가하여 플라즈마용 가스, 예컨대 아르곤 가스가 기판에 충돌함으로써 절연막 증착과 식각이 동시에 진행되는 방법으로 트렌치(27)를 잘 매립한다.
이러한 증착과 식각이 동시에 작용하는 플라즈마 CVD법을 이용하면, 도 6에 도시한 바와 같이 트렌치 영역(D)에는 트렌치(27)를 매립하는 제1 절연막(28a)이 형성되고, 폭이 큰 제1 액티브 영역에(E)는 제2 절연막(28b)이 형성되고, 상기 폭이 작은 제2 액티브 영역(F)에 그 양단이 얇게 증착된 삼각형 형태의 제3 절연막(28c)이 형성된다. 특히, 제3 절연막(28c)은 제2 절연막(28b)보다 두께가 얇게 형성된다.
도 8은 절연막(28a, 28b, 28c)을 식각하는 단계를 나타낸다. 도 8에서, 상기 제1 절연막(28a), 제2 절연막(28b), 제3 절연막(28c)을 제2 물질막(26)이 노출될 때까지 전면 식각하면 도 7에 도시한 바와 같이 제2 물질막(26)상에 제2 절연막(28b') 및 제3 절연막(28c')이 남아있고, 트렌치(27)에는 제1 절연막(28a')이 매립된 형태가 된다.
도 9는 제2 절연막(28b') 및 제3 절연막(28c')을 제거하는 단계를 나타낸다. 도 9에서, 상기 노출된 제2 물질막(28)은 제2 절연막(28b') 및 제3 절연막(28c')보다 습식식각속도가 빠르기 때문에, 상기 노출된 제2 물질막(26)을 리프트오프방법으로 등방성식각함으로써 제2 절연막(28b') 및 제3 절연막(28c')을 제거한다. 결과적으로, 상기 트렌치(27)에는 소자분리용 제1 절연막(28a')만이 남게 된다. 다음에, 보다 양호한 평탄화를 달성하기 위하여 결과물 전면에 화학기계적연마(CMP) 공정을 더 수행할 수도 있다.
도 10은 제1 물질막(24)를 제거하는 단계를 나타낸다. 도 10에서, 상기 제1 물질막(24)을 제거하여 반도체 장치의 소자분리를 완성한다.
[실시예 4]
도 11는 본 발명의 제4 실시예에 의한 반도체 장치의 소자분리 방법을 설명하기 위하여 도시한 단면도이다. 본 발명의 제4 실시예는 상기 제2 물질막(26)을 노출시킨 후 상기 제2 물질막(26)을 일부 식각하는 단계를 제외하고는 제3 실시예와 동일하여, 제3 실시예와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 먼저 제3 실시예의 도 6 내지 도 8의 단계를 수행한다. 이어서, 상기 도 11에 도시한 바와 같이 제2 물질막(26)을 일부 식각한다. 이때, 제2 액티브 영역 상의 제2 물질막(26) 및 제3 절연막(28C')은 모두 제거되며 제1 액티브 영역 상의 제2 물질막(26)은 일부 남는다. 계속하여, 상기 제1 액티브 영역 상에 남아있는 제2 물질막(26)을 리프트오프방법으로 등방성식각함으로써 제2 절연막(28b')을 제거한다. 결과적으로, 상기 트렌치(2)에는 소자분리용 제1 절연막(28a')만이 남게 된다. 이어서, 도 10에 도시된 바와 같이 상기 제1 물질막(24)을 제거하여 반도체 장치의 소자분리를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
본 발명에 의한 반도체 장치의 소자분리방법은 증착과 식각이 동시에 진행되는 플라즈마 CVD법을 이용하여 트렌치 영역에 절연막을 효과적으로 매립하여 소자분리한다. 따라서, 소자분리 특성을 향상시킬 수 있고 국부적 평탄 불량을 개선하여 전체적(global)평탄화를 이룩할 수 있다.

Claims (18)

  1. 반도체 기판 상에 후에 형성되는 제1 절연막 내지 제3 절연막 보다 식각 속도가 빠른 물질막을 형성하는 단계; 사진식각공정을 이용하여 상기 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성하는 단계; 상기 결과물 전면에 증착과 식각이 동시에 진행할 수 있는 플라즈마 CVD법을 이용하여 상기 트렌치영역를 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성하는 단계; 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 물질막의 표면을 노출시키는 단계; 및 상기 제1 내지 제3 절연막 보다 식각속도가 빠른 물질막을 리프트오프 방법을 이용하여 식각함으로써 상기 제3 절연막 및 제2 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  2. 제1항에 있어서, 상기 물질막은 질화막, SOG막, 유동성 산화막, TEOS 산화막, Ti막 및 TiN막 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  3. 제1항에 있어서, 상기 제3 절연막 및 제2 절연막을 제거하는 단계 후에 화학기계적연마 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  4. 제1항에 있어서, 상기 플라즈마 CVD법에 채용되는 플라즈마는 고밀도 플라즈마 또는 ECR 플라즈마인 것을 특징으로 하는 반도체 장치의 소자분리방법.
  5. 반도체 기판 상에 물질막을 형성하는 단계; 사진식각공정을 이용하여 상기 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성하는 단계; 상기 결과물 전면에 증착과 식각이 동시에 진행할 수 있는 플라즈마 CVD법을 이용하여 상기 트렌치영역를 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성하는 단계; 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 물질막의 표면을 노출시키는 단계; 상기 물질막을 식각하여 상기 제3 절연막과 제2 액티브 영역 상의 제1 절연막을 제거함과 동시에 상기 제1 액티브 영역 상에 물질막을 일부 남기는 단계; 및 상기 일부 남겨진 물질막을 리프트오프방법을 이용하여 식각함으로써 상기 남겨진 제2 절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  6. 제5항에 있어서, 상기 물질막은 질화막, SOG막, 유동성 산화막, TEOS 산화막, Ti막 및 TiN막 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  7. 제5항에 있어서, 상기 플라즈마 CVD법에 채용되는 플라즈마는 고밀도 플라즈마 또는 ECR 플라즈마인 것을 특징으로 하는 반도체 장치의 소자분리방법.
  8. 제5항에 있어서, 상기 물질막은 상기 제1 내지 제3 절연막보다 식각속도가 빠른 것을 특징으로 하는 반도체 장치의 소자분리방법.
  9. 반도체 기판 상에 제1 물질막 및 제2 물질막을 순차적으로 형성하는 단계; 사진식각공정을 이용하여 상기 제2 물질막, 제1 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성하는 단계; 상기 결과물 전면에 증착과 식각이 동시에 진행하는 플라즈마 CVD법을 이용하여 상기 트렌치영역을 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성하는 단계; 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 제2 물질막의 표면을 노출시키는 단계; 상기 제2 물질막을 리프트오프방법을 이용하여 식각함으로써 동시에 상기 제3 절연막 및 제2 절연막을 제거하는 단계; 및 상기 제1 물질막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  10. 제9항에 있어서, 상기 제1 물질막은 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  11. 제9항에 있어서, 상기 제2 물질막은 SOG막, 유동성 산화막, TEOS 산화막, Ti막 및 TiN막 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  12. 제9항에 있어서, 상기 플라즈마 CVD법에 채용되는 플라즈마는 고밀도 플라즈마 또는 ECR 플라즈마인 것을 특징으로 하는 반도체 장치의 소자분리방법.
  13. 제9항에 있어서, 상기 제2 물질막은 상기 제1 절연막 내지 제3 절연막보다 식각속도가 빠른 것을 특징으로 하는 반도체 장치의 소자분리방법.
  14. 반도체 기판 상에 제1 물질막 및 제2 물질막을 순차적으로 형성하는 단계; 사진식각공정을 이용하여 상기 제2 물질막, 제1 물질막 및 기판을 이방성식각하여 트렌치 영역, 제1 액티브 영역 및 상기 제1 액티브 영역보다 폭이 좁은 제2 액티브 영역을 형성하는 단계; 상기 결과물 전면에 증착과 식각이 동시에 진행하는 플라즈마 CVD법을 이용하여 상기 트렌치영역을 매립하는 제1 절연막과, 상기 제1 액티브 영역 상에 제2 절연막과, 상기 제2 액티브 영역 상에 삼각형 형태의 제3 절연막을 형성하는 단계; 상기 제1 절연막, 제2 절연막 및 제3 절연막을 식각하여 상기 제2 물질막의 표면을 노출시키는 단계; 상기 노출된 제2 물질막을 식각하여 상기 제2 액티브 영역 상의 제2 물질막과 제3 절연막을 제거함과 동시에 상기 제1 액티브 영역 상에 제2 물질막을 일부 남기는 단계; 상기 일부 남겨진 제2 물질막을 리프트오프방법을 이용하여 식각함으로써 상기 제2 절연막을 제거하는 단계; 및 상기 제1 물질막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  15. 제14항에 있어서, 상기 제1 물질막은 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  16. 제14항에 있어서, 상기 제2 물질막은 SOG막, 유동성 산화막, TEOS 산화막, Ti막 및 TiN막 중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리방법.
  17. 제14항에 있어서, 상기 플라즈마 CVD법에 채용되는 플라즈마는 고밀도 플라즈마 또는 ECR 플라즈마인 것을 특징으로 하는 반도체 장치의 소자분리방법.
  18. 제14항에 있어서, 상기 제2 물질막은 상기 제1 절연막 내지 제3 절연막 보다 식각속도가 빠른 것을 특징으로 하는 반도체 장치의 소자분리방법.
KR1019970020989A 1996-12-20 1997-05-27 반도체장치의 소자분리방법 Expired - Fee Related KR100234416B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970020989A KR100234416B1 (ko) 1996-12-20 1997-05-27 반도체장치의 소자분리방법
JP30850097A JPH10189712A (ja) 1996-12-20 1997-11-11 半導体装置の素子分離方法
US09/052,453 US6001696A (en) 1997-05-27 1998-03-31 Trench isolation methods including plasma chemical vapor deposition and lift off

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR19960069294 1996-12-20
KR1019960069294 1996-12-20
KR69294 1996-12-20
KR1019970020989A KR100234416B1 (ko) 1996-12-20 1997-05-27 반도체장치의 소자분리방법

Publications (2)

Publication Number Publication Date
KR19980063317A KR19980063317A (ko) 1998-10-07
KR100234416B1 true KR100234416B1 (ko) 1999-12-15

Family

ID=19507313

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970020989A Expired - Fee Related KR100234416B1 (ko) 1996-12-20 1997-05-27 반도체장치의 소자분리방법

Country Status (2)

Country Link
US (1) US6001696A (ko)
KR (1) KR100234416B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476372B1 (ko) * 1997-12-30 2005-07-07 주식회사 하이닉스반도체 트렌치의폭이다른반도체소자의트렌치형소자분리막형성방법
GB2352874B (en) * 1999-07-01 2002-10-09 Lucent Technologies Inc An integrated circuit and a process for manufacturing the integrated circuit
KR100379612B1 (ko) 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
JP3418386B2 (ja) * 2001-08-16 2003-06-23 沖電気工業株式会社 半導体装置の製造方法
US6673635B1 (en) * 2002-06-28 2004-01-06 Advanced Micro Devices, Inc. Method for alignment mark formation for a shallow trench isolation process
US6979651B1 (en) 2002-07-29 2005-12-27 Advanced Micro Devices, Inc. Method for forming alignment features and back-side contacts with fewer lithography and etch steps
US7091103B2 (en) * 2002-12-09 2006-08-15 International Business Machines Corporation TEOS assisted oxide CMP process
US7354834B2 (en) * 2003-06-04 2008-04-08 Dongbu Electronics Co., Ltd. Semiconductor devices and methods to form trenches in semiconductor devices
US7071072B2 (en) * 2004-06-11 2006-07-04 International Business Machines Corporation Forming shallow trench isolation without the use of CMP
US20150287660A1 (en) * 2007-01-05 2015-10-08 Semiconductor Energy Laboratory Co., Ltd. Laminating system, ic sheet, scroll of ic sheet, and method for manufacturing ic chip
JP2008210909A (ja) * 2007-02-26 2008-09-11 Toshiba Corp 半導体装置の製造方法
EP2264765A1 (en) * 2009-06-19 2010-12-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Housing for an infrared radiation micro device and method for fabricating such housing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056935A (ja) * 1991-01-30 1993-01-14 Sony Corp 溝の埋め込み工程を備えた半導体装置の製造方法
JPH0629379A (ja) * 1991-04-23 1994-02-04 Sony Corp 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599136A (en) * 1984-10-03 1986-07-08 International Business Machines Corporation Method for preparation of semiconductor structures and devices which utilize polymeric dielectric materials
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation
US5923993A (en) * 1997-12-17 1999-07-13 Advanced Micro Devices Method for fabricating dishing free shallow isolation trenches

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056935A (ja) * 1991-01-30 1993-01-14 Sony Corp 溝の埋め込み工程を備えた半導体装置の製造方法
JPH0629379A (ja) * 1991-04-23 1994-02-04 Sony Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US6001696A (en) 1999-12-14
KR19980063317A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
US5910018A (en) Trench edge rounding method and structure for trench isolation
US5940716A (en) Methods of forming trench isolation regions using repatterned trench masks
JP2554831B2 (ja) 基板分離トレンチを形成するための半導体処理方法
US5858858A (en) Annealing methods for forming isolation trenches
KR100224700B1 (ko) 반도체장치의 소자분리방법
KR100234416B1 (ko) 반도체장치의 소자분리방법
KR100307651B1 (ko) 반도체장치의제조방법
US6544861B2 (en) Method for forming isolation trench
KR100555472B1 (ko) 선택적 에피택셜 성장을 이용한 트렌치 소자 분리 방법
US6165869A (en) Method to avoid dishing in forming trenches for shallow trench isolation
US6271147B1 (en) Methods of forming trench isolation regions using spin-on material
US6602759B2 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US6232203B1 (en) Process for making improved shallow trench isolation by employing nitride spacers in the formation of the trenches
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
US6180492B1 (en) Method of forming a liner for shallow trench isolation
US6103581A (en) Method for producing shallow trench isolation structure
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
US6649486B1 (en) Method to form shallow trench isolations
US6444539B1 (en) Method for producing a shallow trench isolation filled with thermal oxide
KR100500942B1 (ko) 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
KR100214530B1 (ko) 트렌치 소자격리구조 형성방법
KR100632034B1 (ko) 반도체 소자의 소자 분리막 형성 방법
US20010053583A1 (en) Shallow trench isolation formation process using a sacrificial layer
JPH09153542A (ja) 半導体装置の製造方法
KR100511896B1 (ko) 에스오아이 기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970527

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970527

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990628

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990831

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990916

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990917

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020807

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030808

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050802

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060830

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070903

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080904

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20090914

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20110810