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KR100233274B1 - 전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프 - Google Patents

전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프 Download PDF

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KR100233274B1
KR100233274B1 KR1019970029635A KR19970029635A KR100233274B1 KR 100233274 B1 KR100233274 B1 KR 100233274B1 KR 1019970029635 A KR1019970029635 A KR 1019970029635A KR 19970029635 A KR19970029635 A KR 19970029635A KR 100233274 B1 KR100233274 B1 KR 100233274B1
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 전압의 변화에 무관한 위상 동기 루프에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 전원전압 감지기를 이용하여 전원전압의 변화에 관계없이 위상을 동기 시킬 수 있는 위상 동기 루프를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 기준 주파수와 궤환된 주파수의 위상을 비교하는 위상 주파수 검출기; 에러신호에 따라 충/방전용 전류 펄스를 생성하는 차아지 펌프; 전류 펄스를 입력받아 조절전압으로 바꾸는 저역통과 필터; 생성된 조절전압에 비례하는 주파수를 발진시켜 상기 위상 주파수 검출기로 궤환시키는 전압 제어 발진기; 주파수 분주율을 조절하는 주파수 분주기; 및 차아지 펌프, 전압 제어 발진기의 주파수 조절 커패시터, 및 주파수 분주기의 분주율을 조절하는 전원전압 감지기를 포함한다.
4. 발명의 중요한 용도
본 발명은 고속동작과 저전력 소모를 필요로 하는 칩에 이용됨.

Description

전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프
본 발명은 반도체 칩(Chip)내부에 전원전압 감지기를 삽입하여 전원전압의 변화에 관계없이 자동적으로 주파수를 조절하여 동작을 안정시킬 수 있는 위상 동기 루프(PLL : Phase Locked Loop)에 관한 것이다.
일반적으로, 위상 동기 루프(PLL)는 외부로부터 입력되는 기준 주파수를 분주시켜 원하는 주파수 크기로 고정시키기 위한 것으로서, 예를들면 외부에서 입력된 10MHz의 주파수를 분주시켜 100MHz의 주파수로 고정시키는 기능을 한다. 따라서, 위상 동기 루프는 고속 싱크로너스(Synchronous) 동작이 요구되는 반도체 소자에 주로 이용되었고, 반도체 칩(Chip)이 고집적화됨에 따라 고속동작과 저전력 소비가 요구됨으로써 각종 칩에 높은 주파수의 클럭(Clock)을 공급하고, 전력소비에 영향을 주는 각 클럭사이에 존재하는 스큐(Skew)를 줄이기 위해 사용되어 왔다.
도 1을 참조하여 일반적인 위상 동기 루프(PLL)를 설명한다.
일반적인 위상 동기 루프(PLL)는 일입력단으로 기준 주파수 발진기(도면에 도시되지 않음)로부터 입력된 기준 주파수와 타입력단으로 전압 제어 발진기(14)로부터 궤환된 주파수의 위상을 비교하여 그 차이만큼의 에러신호를 출력하는 위상 주파수 검출기(11), 위상 주파수 검출기(11)로부터 출력된 에러신호에 따라 충전 및 방전 전류를 출력하는 차아지 펌프(12), 차아지 펌프(12)로부터 출력된 전류량에 따라 전하량이 제어되고, 그 전하량에 따라 안정된 바이어스 전압을 출력하는 저역통과 필터(13), 및 저역통과 필터(13)로부터 입력된 바이어스 전압에 따라 주파수를 변화시켜 출력하는 전압 제어 발진기(14)로 구성된다.
상기와 같은 구조를 갖는 일반적인 위상 동기 루프(PLL)의 동작을 설명하면 다음과 같다.
위상 주파수 검출기(11)는 전압 제어 발진기(14)로부터 궤환된 주파수의 위상이 기준 주파수 발진기(도면에 도시되지 않음)로부터 입력된 기준 주파수의 위상보다 빠르면 에러를 나타내는 다운신호(DOWN)를 출력하고, 궤환된 주파수의 위상이 기준 주파수 발진기(도면에 도시되지 않음)로부터 입력된 기준 주파수의 위상보다 느리면 에러를 나타내는 업신호(UP)를 차아지 펌프(12)로 출력한다.
차아지 펌프(12)는 위상 주파수 검출기(11)로부터 다운신호(DOWN)가 입력되면 방전되어 적은 양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 적은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 느린 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.
이와 반대로, 차아지 펌프(12)는 위상 주파수 검출기(11)로부터 업신호(UP)가 입력되면 충전되어 많은양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 많은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 빠른 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.
한편, 상기의 궤환 동작은 기준 주파수와 궤환 주파수의 위상이 일치될 때까지 계속하여 반복 수행되며, 상기 주파수들의 위상이 일치되면 전압 제어 발진기(14)로부터 발진된 주파수는 고정된다.
종래의 위상 동기 루프(PLL)는 전원전압이 변하게 되면 동일한 형태로 설계되더라도 차아지 펌프(12)에 공급되는 전압이 변화됨에 따라 조절되는 전류의 양도 변하기 때문에 저역통과 필터(13)의 커패시터에 충/방전되는 전류량에 변화가 생기게 되어 전압 제어 발진기(14)의 조절전압이 크게 변하기 때문에 전압 제어 발진기(14)의 동작이 불안해지고, 위상이 고정되지 않는 경우도 있다.
이러한 종래의 위상 동기 루프(PLL)는 전원전압이 달라짐에 따라 동작이 불안정하고, 위상 획득 시간이 많이 소비되어 전원전압에 맞도록 새로 설계하거나 안정성에 영향을 줄 수 있는 요소에 대하여 프로그램을 지정할 수 있도록 하여 이를 사용자가 직접 필요로 하는 값에 설정하도록 하였으나 프로그램을 위한 핀(Pin)들에 의해 각 칩들간에 호환되기 어려운 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 전원전압 감지기를 이용하여 전원전압의 변화에 관계없이 위상을 동기 시킬 수 있는 위상 동기 루프를 제공하는데 그 목적이 있다.
도 1 은 일반적인 위상 동기 루프(PLL)의 블록 구성도.
도 2 는 본 발명에 따른 위상 동기 루프(PLL)의 블록 구성도.
도 3 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 구성도.
도 4 는 본 발명에 따른 위상 동기 루프(PLL)의 전압 제어 발진기의 회로도.
도 5 는 본 발명에 따른 위상 동기 루프(PLL)의 주파수 분주기의 회로도.
도 6 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 회로도.
도 7 은 본 발명에 따른 위상 동기 루프(PLL)의 전원전압 감지기의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 위상 주파수 검출기 12 : 차아지 펌프
13 : 저역통과 필터 14 : 전압 제어 발진기
15 : 주파수 분주기 16 : 다중화기
17 : 전원전압 감지기
상기 목적을 달성하기 위한 본 발명은, 기준 주파수와 궤환된 주파수의 위상을 비교하는 위상 주파수 검출 수단; 상기 위상 주파수 검출기로부터 수신된 에러신호에 따라 충/방전용 전류 펄스를 생성하는 차아지 펌핑 수단; 상기 차아지 펌프로부터 전류 펄스를 입력받아 조절전압으로 바꾸는 저역통과 필터링 수단; 상기 저역통과 필터로부터 생성된 조절전압에 비례하는 주파수를 발진시켜 상기 위상 주파수 검출기로 궤환시키는 전압 제어 발진 수단; 주파수 분주율을 조절할 수 있도록 궤환 루프상에 구비된 주파수 분주 수단; 및 전원전압 레벨에 응답하여 상기 차아지 펌프와 전압 제어 발진기의 주파수 조절 커패시터 및 상기 주파수 분주기의 분주율을 조절하는 전원전압 감지 수단을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
도 2 는 본 발명에 따른 위상 동기 루프(PLL)의 블록 구성도를 나타낸다.
본 발명에 따른 위상 동기 루프의 구성은 도 1의 위상 동기 루프(PLL)에 있어서, 주파수 분주율을 조절할 수 있도록 궤환 루프상에 구비된 주파수 분주기(21)와, 차아지 펌프(12), 전압 제어 발진기(14)의 주파수 조절 커패시터, 및 주파수 분주기(21)의 분주율을 조절하는 전원전압 감지기(23)를 구비한다. 또한, 궤환 루프상에 주파수 분주기(21)와 연결되어 전원 전압 감지기(23)로부터 분주율을 제어받는 다중화기(22)를 구비한다.
상기와 같은 구조를 갖는 본 발명에 따른 위상 동기 루프(PLL)의 동작을 설명하면 다음과 같다.
위상 주파수 검출기(11)는 기준 주파수와 궤환 주파수의 위상을 비교하여 그 차이를 에러신호(UP, DOWN)로 출력하고, 이 에러신호를 차아지 펌프(12)에서 전류 펄스로 생성한다.
차아지 펌프(12)로부터 생성된 전류 펄스는 저역통과 필터(13)를 거치면서 전압 제어 발진기(14)의 조절전압으로 사용될 수 있는 일정한 전압으로 바뀌게 된다. 이러한 조절전압에 의해 전압 제어 발진기(14)는 일정한 주파수를 갖는 클럭을 생성하여 다시 위상 주파수 검출기(11)로 궤환시켜 루프를 반복한다.
전원전압 감지기(23)의 결과를 이용하여 차아지 펌프(12)와 전압 제어 발진기(14)에 구비된 커패시터 및 주파수 분주기(21)의 분주율을 조절한다. 여기서, 궤환 루프상의 주파수 분주기(21)는 다중화기(22)와 연결된다.
도 3 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 블록 구성도로서, 도면에서 "31"은 PMOS 트랜지스터, "32,33"은 차아지 펌프를 각각 나타낸다.
위상 동기 루프(PLL)의 차아지 펌프는 전원전압이 증가할수록 이에 비례하여 전류량을 줄이기 위하여 2개의 동일한 차아지 펌프(32,33)를 병렬로 연결시켜 전원전압 감지기(23)의 결과에 따라 스위치용 PMOS 트랜지스터(301)를 이용하여 차아지 펌프(302,303)의 수를 조절하도록 구성된다.
전원전압이 3.3V에서 5V로 상승하면 먼저 차아지 펌프(12)가 영향을 받는다. 따라서, 전압이 상승되면 전류량이 증가되고, 저역통과 필터(13)의 커패시터에 충/방전되는 전하량 또한 증가하여 전압 제어 발진기(14)의 조절전압이 현저히 변화되므로 기존의 전원전압에서 동작되던 주파수를 동기(Locked)시키지 못하고 계속해서 루프만 반복하게 된다.
따라서, 전원전압이 상승할수록 증가하는 전류량을 줄이기 위해 차아지 펌프(12)의 수를 줄여야 하므로 3.3V의 낮은 전원전압에서는 스위치용 PMOS 트랜지스터(301)가 턴온되어 두 개의 차아지 펌프(12)를 이용하고, 전원전압이 5V로 상승되면 스위치용 PMOS 트랜지스터(301)는 턴오프되어 하나의 차아지 펌프(12)만을 이용한다.
도 4 는 본 발명에 따른 위상 동기 루프(PLL)의 전압 제어 발진기의 회로도로서, "40"은 전압 분배기, "41 내지 43"은 전압 발진기를 각각 나타낸다.
전압 분배기(40)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 다이오드용 PMOS 트래지스터(411)와 턴온시 노드의 전류를 접지로 인가하는 NMOS 트랜지스터(402)를 구비한다.
제1 전압 발진기(41)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 전압 분배기(40)의 출력신호가 인가되는 PMOS 트랜지스터(411)와, 게이트에 각각 전압 발진기(43)의 출력신호가 궤환되는 PMOS 트랜지스터(412) 및 NMOS 트랜지스터(413)로 이루어진 CMOS 인버터를 구비한다. 또한, CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 전원전압 감지기(23)의 결과를 인가하는 NMOS 트랜지스터(414) 및 커패시터(415)와, CMOS 트랜지스터의 출력단과 접지사이에 연결된 커패시터(416)를 구비한다.
제2 전압 발진기(42)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 제1 전압 분배기(41)의 출력신호가 인가되는 PMOS 트랜지스터(421)와, 게이트에 각각 제1 전압 분배기(41)의 출력신호가 인가되는 PMOS 트랜지스터(422) 및 NMOS 트랜지스터(423)로 이루어진 CMOS 인버터를 구비한다. 또한, CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 전원전압 감지기(23)의 결과를 인가하는 NMOS 트랜지스터(424) 및 커패시터(425)와, CMOS 트랜지스터의 출력단과 접지사이에 연결된 커패시터(426)를 구비한다.
제3 전압 발진기(43)는 전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 제2 전압 분배기(42)의 출력신호가 인가되는 PMOS 트랜지스터(431)와, 게이트에 각각 제2 전압 분배기(42)의 출력신호가 인가되는 PMOS 트랜지스터(432) 및 NMOS 트랜지스터(433)로 이루어진 CMOS 인버터를 구비한다. 또한, CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 전원전압 감지기(23)의 결과를 인가하는 NMOS 트랜지스터(434) 및 커패시터(435)와, CMOS 트랜지스터의 출력단과 접지사이에 연결된 커패시터(436)를 구비한다.
제1 내지 제3 전압 발진기(41 내지 43)내의 각 주파수 조절용 커패시터(415,416,425,426,435,436)는 전원전압이 높아지면 동작 주파수가 조금 낮은 상태에서 동기(Locked)가 가능하므로 보다 빠른 위상 획득 시간을 갖도록 하기위해 전원전압 감지기(23)의 결과를 이용하여 미리 조절한다.
즉, 전원전압이 높아지면 조금 낮은 주파수에서의 동기(Locked)가 가능하므로 전압 제어 발진기(14)의 커패시터(415,416,425,426,435,436)의 용량은 켜져야만 한다. 따라서, 커패시터의 용량은 병렬로 연결될 때 커지므로 미리 두 개의 커패시터[(415,416),(425,426),(435,436)]를 병렬로 연결한 상태에서 전원전압 감지기(23)의 결과를 이용하여 커패시터의 병렬 연결 수를 조절한다.
도 5 는 본 발명에 따른 위상 동기 루프의 주파수 분주기의 회로도로서, "501"은 D 플립플롭, "22"는 다중화기를 각각 나타낸다.
D 플립플롭(501)은 전압 제어 발진기(14)로부터 인가되는 출력신호를 클럭단자(CLK)로 입력하여 출력된 반전 출력신호(Qb)를 입력단자(D)로 입력하고, 출력단자(Q)을 통해 다중화기(22)로 출력한다.
다중화기(22)는 전원전압 감지기(23)로부터 선택신호를 입력받아 D 플립플롭(501)으로부터 입력된 신호와 전압 제어 발진기(14)로부터 입력된 신호중 하나를 선택하여 위상 주파수 검출기(11)로 궤환시킨다.
궤환 루프상의 주파수 분주기(21)는 위상 동기 루프의 주파수 체배기로 동작하는 것으로 위상 주파수 검출기(11)에서 비교되는 두 에러신호가 동일할 경우 동기신호(Lock)가 발생되는데 동기(Locked)가 된후 궤환되기전의 출력신호는 위상 주파수 검출기(11)에서 비교되는 신호의 주파수보다 주파수 분주기(21)의 분주율의 역수배가 된다. 따라서, 전원전압이 높아질수록 궤환 루프상의 주파수 분주기(21)의 분주율을 낮게 조절함으로써 위상 동기 루프의 위상 획득 시간과 안정성을 높일 수 있다.
도 6 은 본 발명에 따른 위상 동기 루프(PLL)의 차아지 펌프의 회로도로서, "601"은 인버터, "602"은 PMOS 트랜지스터, "603"는 NMOS 트랜지스터를 각각 나타낸다.
위상 동기 루프(PLL)의 차아지 펌프(12)는 위상 주파수 검출기(11)로부터 출력된 업신호(UP)를 반전시키기 위한 인버터(601)와, 전원전압과 접지사이에 순차적으로 직렬 연결되어 인버터(601)를 통한 반전 업신호(UP)가 게이트에 인가되고 전원전압과 출력단(OUT)사이에 접속된 스위치용 PMOS 트랜지스터(602)와, 위상 주파수 검출기(11)로부터 출력된 다운신호(DOWN)가 게이트에 인가되고 출력단(OUT)과 접지사이에 접속된 스위치용 NMOS 트랜지스터(603)를 구비한다.
차아지 펌프(12)는 위상 주파수 검출기(11)로부터 다운신호(DOWN)가 입력되면 방전되어 적은 양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 적은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 느린 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.
이와 반대로, 차아지 펌프(12)는 위상 주파수 검출기(11)로부터 업신호(UP)가 입력되면 충전되어 많은양의 전류를 저역통과 필터(13)로 출력하고, 저역통과 필터(13)는 차아지 펌프(12)로부터 입력된 전류량에 따라 전압 제어 발진기(14)로 많은양의 전압을 인가한다. 이어서, 전압 제어 발진기(14)는 이전에 발진된 주파수보다 위상이 빠른 주파수를 발진시켜 위상 주파수 검출기(11)로 출력한다.
도 7 은 본 발명에 따른 위상 동기 루프의 전원전압 감지기의 회로도로서, 도면에서 "701,702"는 저항, "703"은 차동 증폭기, "704"는 기준 전압원을 각각 나타낸다.
전원전압 감지기(23)는 전원전압과 접지사이에 직렬로 연결된 제1 및 제2 저항(701,702)과, 기준 전압원(704)과, 제1 내지 제2 저항(701,702)에 의해 이분된 전압과 기준 전압원(704)과 비교하는 차동 증폭기(703)를 구비한다. 또한, 전원전압과 접지사이의 전압을 정확히 1/2로 곱한값이 기준 전압원(704)보다 작으면 로우(Low)값을 출력하고, 기준 전압원(704)보다 크면 하이(High)값을 출력한다.
일반적으로, 기준 전압원(704)은 0 - 3.3V의 중간값인 1.65V와 0 - 5V의 중간값인 2.5V사이에 동일한 여유를 갖도록 2.075V에 세팅(Setting)을 한다.
예를들면, 전원전압이 3.3V인 경우에 제1 및 제2 저항(701,702)에 의해 나누어진 전압이 기준 전압원(704)과 비교하여 로우값을 출력하게 되면 차아지 펌프(12)내의 PMOS 트랜지스터(301)는 턴온되어 제1 및 제2 차아지 펌프(302,303)가 동시에 동작을하여 적절한 전류 펄스를 생성하게 되고, 전압 제어 발진기(14)내의 NMOS 트랜지스터(414,424,434)는 턴오프되어 전압 제어 발진기(14)의 주파수 조절용 커패시터(415,416,425,426,435,436)의 용량을 작게하여 높은 주파수에서의 동작이 가능하게 된다. 또한, 궤환 루프상의 주파수 분주기(21)를 인에이블시켜 보다 높은 주파수에서의 동작이 가능하게 된다.
한편, 전원전압이 5V로 상승되면 전원전압 감지기(23)는 하이값을 출력하고 차아지 펌프(12)내의 PMOS 트랜지스터(301)가 턴오프되어 제1 차아지 펌프(302)만을 구동시켜 전원전압이 증가함으로써 발생되는 전류량을 줄일 수 있다. 또한, 전압제어 발진기(14)는 NMOS 트랜지스터(414,424,434)에 의해 주파수 조절용 커패시터(415,416,425,426,435,436)의 용량을 크게 함으로써 전원전압의 증가에 따른 낮은 주파수에서도 동기(Looked)가 가능하도록 한다.
그리고, 궤환 루프상의 주파수 분주기(21)는 디스에이블(disable)되어 위상 동기 루프가 낮은 주파수에서도 동작이 용이하도록 한다. 여기서, 낮은 주파수는 3.3V 전원공급시 보다 아주 낮은 주파수가 아니라 전원전압이 증가함으로써 발생하는 전류량의 증가를 보상해 줄 정도의 약간 낮은 주파수이다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.
상기와 같은 본 발명은, 고속 저전력 소모를 갖고, 전원전압이 변하더라도 전원전압의 변화에 관계없이 동작이 가능하도록 호환성을 가져 모든 칩의 동기 발생기(Clocked Generator)로서의 사용에 용이한 효과가 있다.

Claims (8)

  1. 기준 주파수와 궤환된 주파수의 위상을 비교하는 위상 주파수 검출 수단;
    상기 위상 주파수 검출기로부터 수신된 에러신호에 따라 충/방전용 전류 펄스를 생성하는 차아지 펌핑 수단;
    상기 차아지 펌프로부터 전류 펄스를 입력받아 조절전압으로 바꾸는 저역통과 필터링 수단;
    상기 저역통과 필터로부터 생성된 조절전압에 비례하는 주파수를 발진시켜 상기 위상 주파수 검출기로 궤환시키는 전압 제어 발진 수단;
    주파수 분주율을 조절할 수 있도록 궤환 루프상에 구비된 주파수 분주 수단; 및
    전원전압 레벨에 응답하여 상기 차아지 펌프와 전압 제어 발진기의 주파수 조절 커패시터 및 상기 주파수 분주기의 분주율을 조절하는 전원전압 감지 수단
    을 포함하여 이루어진 위상 동기 루프.
  2. 제 1 항에 있어서,
    궤환 루프상에 주파수 분주 수단과 연결되어 상기 전원 전압 감지 수단으로부터 선택신호를 입력받아 상기 주파수 분주 수단으로부터 입력된 신호와 상기 전압 제어 발진 수단으로부터 입력된 신호중 하나를 선택하는 다중화 수단
    을 더 포함하여 이루어진 위상 동기 루프.
  3. 제 1 항에 있어서,
    상기 전원전압 감지 수단은,
    전원전압과 접지사이의 직렬 연결된 제1 및 제2 저항에 의해 전원전압과 접지사이의 전압을 2로 나눈 값이 정전압원보다 작으면 로우값을 출력하고, 전원전압과 접지사이의 전압을 2로 나눈 값이 정전압원보다 크면 하이값을 출력하도록 하는 차동증폭기
    를 포함하여 이루어진 위상 동기 루프.
  4. 제 1 항에 있어서,
    상기 차아지 펌핑 수단은,
    전원전압이 높아질수록 상승하는 전류량을 줄이기 위해 펌프의 수를 조절하는 스위치용 PMOS 트랜지스터
    를 포함하여 이루어진 위상 동기 루프.
  5. 제 1 항에 있어서,
    상기 전압 제어 발진 수단은,
    전원전압과 접지사이에 연결되어 다음단의 PMOS 트랜지스터의 게이트 인가전압을 제어하는 전압 분배 수단; 및
    전원전압과 접지사이에 연결되어 상기 전압 분배기로부터 출력신호를 인가하여 상기 위상 주파수 검출 수단으로 궤환시키는 다수단으로 구성된 전압 발진 수단
    을 구비하여 이루어진 위상 동기 루프.
  6. 제 5 항에 있어서,
    상기 전압 분배 수단은,
    전원전압과 접지사이에 순차적으로 직렬 연결된, 전원전압을 노드에 인가시키는 다이오드용 PMOS 트래지스터; 및
    턴온시 노드의 전류를 접지로 인가하는 NMOS 트랜지스터
    를 포함하여 이루어진 위상 동기 루프.
  7. 제 5 항에 있어서,
    상기 전압 발진 수단은,
    전원전압과 접지사이에 순차적으로 직렬 연결된, 게이트에 상기 전압 분배기의 출력신호가 인가되는 제1 PMOS 트랜지스터;
    게이트에 각각 출력신호가 인가되는 제2 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어진 CMOS 인버터;
    상기 CMOS 인버터의 출력단과 접지사이에 순차적으로 직렬 연결된, 게이트에 상기 전원전압 감지 수단의 결과를 인가하는 스위치용 NMOS 트랜지스터;
    보다 빠른 위상 획득 시간을 갖도록 하는 제1 커패시터; 및
    전원전압이 높아지면 낮은 주파수에서도 동기가 가능하도록 커패시터의 용량을 크게 하기 위해 상기 제1 커패시터와 병렬 연결된 제2 커패시터
    를 포함하여 이루어진 다수단으로 구성된 위상 동기 루프.
  8. 제 1 항에 있어서,
    주파수 분주 수단은,
    상기 전압 제어 발진 수단으로부터 인가되는 출력신호를 클럭단자로 입력하여 출력된 반전 출력신호를 입력단자로 입력하고, 상기 전압 제어 발진 수단으부터 인가되는 출력신호를 클럭단자로 입력하여 출력단자을 통해 다중화기로 출력하는 D 플립플롭을 포함하여 이루어진 위상 동기 루프.
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