KR100232661B1

KR100232661B1 - 아날로그 스위치회로

Info

Publication number: KR100232661B1
Application number: KR1019970034384A
Authority: KR
Inventors: 히로시 시게하라; 마사노리 기누가사
Original assignee: 니시무로 타이조; 가부시키가이샤 도시바
Priority date: 1996-07-24
Filing date: 1997-07-23
Publication date: 1999-12-01
Also published as: US5892387A; TW359050B; JPH1041800A; KR980012402A; JP3437719B2

Abstract

(과제) 버스라인상의 전원전위 등으로부터 접지전위를 향하여 기생다이오드를 경유해 불필요한 전류가 흐르는 것을 방지하며, 출력레벨을 저하시키지 않고 풀스윙시킨다.

(해결수단) 다른 아날로그 스위치회로(502)가 높은 전위(Vh)를 출력하고 있는 상태에서는, 아날로그 스위치회로(504)의 출력단자(OUT1)에는 이 전위(Vh)가 인가된다. 절환스위치(SW)에 의해 노드(10)에 접지전위가 공급되고 있을 때는, 다이오드(DD1)는 역바이어스상태로 되어 백게이트·노드(Nw)의 전위는 전위(Vh)와 거의 같아진다. 또, 낸드 게이트(NAND1)에는 거의 Vh와 같은 전위가 전원단자에 인가되고, 내부의 회로를 매개해서 출력(VGP)으로 전달되어 P채널 MOS 트랜지스터(P1)가 오프로 된다. 또, 인버터(INV5)의 출력(VGP)에 의해 N채널 MOS 트랜지스터(N1)도 오프로 된다.

Description

아날로그 스위치회로

본 발명은 반도체 집적회로에서의 아날로그 스위치회로에 관한 것이다.

아날로그 스위치회로는, 아날로그신호를 스위치에 의해 한쪽 방향 또는 쌍방향으로 전달하는 회로이다. 그런데, 일반적으로 컴퓨터, 제어장치 등의 각종 전자기기에 있어서는, 내부에 복수의 회로보드를 갖추고, 각 회로보드는 공통버스라인에 접속되어 있다. 예컨대, 각 회로보드내에는 아날로그 스위치회로가 설치되고, 이 아날로그 스위치회로를 매개로 공통버스라인에 접속됨으로써 각 회로보드간의 신호의 주고 받음이 행해진다.

도 24에 아날로그 스위치회로를 매개로 버스라인에 접속하여 사용하는 버스라인 응용의 회로구성도를 나타낸다. 여기서는, 도시되어 있지 않지만, 각 아날로그 스위치회로에는 적절히 소정의 회로·장치가 접속되어 있다.

도 24에서는, 버스라인(500)에는 2개의 아날로그 스위치회로(501,502)가 접속되고, 각 회로로부터 각각 신호가 입출력된다. 양아날로그 스위치회로(501,502)는 CMOS구성의 것이고, 상보형의 스위치의 경우는 사용전압의 범위내의 전부에서 온저항을 작게 할 수 있다는 특징이 있다. 여기서, 동작상태에 있어서 아날로그 스위치회로 501 및 502는, 제어신호인 이네이블신호(EN1,EN2)에 의해 각각 액티브(예컨대, 온상태)로 되는 경우에는, 각각 입력신호(IN1,IN2)에 따른 신호를 버스라인(500)상에 출력한다. 한편, 이네이블신호(EN1,EN2)에 의해 각각 인액티브(액티브가 아닌 상태, 예컨대 오프상태)로 되는 경우에는, 출력이 고임피던스상태로 된다.

여기서, 이러한 아날로그 스위치회로(502)에는 전원전위(Vcc)가 공급되고 있지만, 한쪽의 아날로그 스위치회로(501)의 전원단자는 절환스위치(Sw)에 의해 전원전위(Vcc) 또는 접지전위의 어느 하나의 전위로 절환된다. 아날로그 스위치회로(501)를 동작상태로 할 때는 절환스위치(SW)를 전원전위(Vcc)측에 접속하는 한편, 정지상태로 할 때는 접지전위측으로 절환한다. 도 24에서는, 절환스위치(Sw)에 의해 접지전위가 선택되어 있는 상태를 나타낸다.

여기서, 아날로그 스위치회로(501)와 같은 CMOS구조에서는, 여러 가지의 pn접합이 기생한다. 도 25에 기생다이오드의 존재를 설명하기 위한 반도체 단면도의 일례를 나타낸다.

반도체장치는, 예컨대 p형 반도체기판(101)에는 p웰(102) 및 n웰(103)이 형성된다. p웰에는 n⁺영역(104,105)과 게이트(106)에 의해 N채널 MOS 트랜지스터(N1)가 형성된다. 더욱이, 백게이트로서 p⁺영역(107)이 형성되어 접지전위(GND)에 접속되어 있다. 마찬가지로 n웰(103)에는 P⁺영역(108,109)과 게이트(110)에 의해 P채널 MOS 트랜지스터(P1)가 형성된다. 더욱이, 백게이트로서 n⁺영역(111)이 형성되고, 노드(Nw)는 절환스위치(Sw)에 접속된다.

도 25에 나타낸 바와 같이, pn접합중에서도 P채널 MOS 트랜지스터(P1)에 있어서 기생다이오드(Dp)가 P채널 MOS 트랜지스터(P1)의 p형 소오스/드레인확산층과 n형 백게이트 사이에 형성된다. 이 기생다이오드(Dp)는, 도 24도에 있어서 도시한 바와 같은 극성으로, P채널 MOS 트랜지스터(P1)의 백게이트에 접속된 전원과 출력노드(OUT1)와의 사이에 삽입되게 된다.

이제 도 24중의 한쪽의 아날로그 스위치회로(501)의 전원단자에 접속된 스위치(Sw)가 도 24에 도시되어 있는 바와 같이 접지전위를 선택하고 있는 경우를 상정(想定)한다. 이 경우, 아날로그 스위치회로(502)에 있어서, 이네이블신호(EN2)에 의해 회로(502)가 액티브상태로 되고, 예컨대 입력(IN2)에 전원전위(Vcc)레벨이 인가되고 있으면, 버스라인(500)상에 거의 전원전위(Vcc)와 같은 출력(OUT2)이 출력된다. 여기서, 아날로그 스위치회로(501)에 있어서, MOS 트랜지스터(P1)의 드레인확산층과 백게이트 사이의 기생 pn접합에서의 빌트인전위(built-in potential)를 Vf로 하면, 이 전원전위(Vcc)와 비교하여

Vf 〈 Vcc

의 관계가 성립하면 기생다이오드(DP)가 순바이어스상태로 된다. 따라서, 이 기생다이오드(DP)와 절환스위치(Sw)를 매개로, 버스라인(500)상의 전원전위(Vcc)는, 접지전위로의 경로에 의해 전류(I)가 흘러 버리게 된다.

이러한 상황은, 버스라인(500)이 전위 Vcc로 저항소자 등으로 풀업되어 있는 경우에도 발생한다. 즉, 풀업되어 있는 경우로서, 예컨대 아날로그 스위치회로(501)가 저항소자를 매개로 버스라인(500)에 접속되어 있는 경우이다. 이러한 경우, 아날로그 스위치회로(501)의 절환스위치(Sw)를 접지전위에 접속했을 때, 저항소자, 다이오드(DP) 및 절환스위치(Sw)를 경유하여 입력(IN2) 및 버스라인(500)상의 전위(Vcc)로부터 접지전위를 향하여 전류(I)가 흘러 버린다.

그래서, 이러한 전류(I)를 흘리지 않도록 하기 위해서는, 버스라인(500)에 접속되는 아날로그 스위치회로(501)의 MOS 트랜지스터를 하나의 N채널 MOS 트랜지스터만으로 구성하는 것을 생각할 수 있다.

도 26에 N채널 MOS 트랜지스터만으로 구성된 아날로그 스위치회로를 이용한 버스라인 응용(bus line application)의 회로도를 나타낸다.

도 26에 있어서는, 아날로그 스위치회로(502) 및 버스라인(500)은 도 24와 동일한 구성이다. 다만, 아날로그 스위치회로(503)의 스위치부는 N채널 MOS 트랜지스터(N1)만으로 구성된다. 아날로그 스위치회로(503)에 있어서, 게이트신호는 이네이블신호(EN1)를 입력신호로 하는 인버터(INV2)에 의해 생성된다.

그렇지만, 도 26과 같이 아날로그 스위치를 N채널 MOS 트랜지스터(N1)만으로 구성한 경우, 버스라인으로 접지전위를 출력할 수는 있지만, 전원전위(Vcc)를 그대로 출력할 수는 없다. 즉, 버스라인(500)으로의 출력은, N채널 MOS 트랜지스터(N1)의 임계치만큼 신호레벨이 저하해 버리게 된다. 또, 출력전압이 증대하면 저항이 커지고, 최종적으로는 저항이 무한대로 되어 버리기 때문에, 취급하는 신호전압의 범위가 한정되고, 저항이 큰 영역에서는 응답이 지연되어 버린다.

이와 같이 종래에 있어서는, 버스라인을 매개해서 복수의 아날로그 스위치회로를 접속하여 사용하는 버스라인 응용에 있어서, 적어도 하나의 아날로그 스위치회로(예컨대 아날로그 스위치회로(501))의 전원이 접지전위로 되어 그 회로가 동작정지로 되어 있는 경우에는, 다른 아날로그 스위치회로(예컨대 아날로그 스위치회로(502))가 접지전위보다 높은 전위를 출력했을 때, 동작정지로 된 아날로그 스위치회로의 기생다이오드를 통해 전류가 흘러 버린다고 하는 문제가 생긴다.

또, 예컨대 아날로그 스위치회로(503)와 같이, 이러한 전류가 흐르지 않도록 하면, 버스라인(500)으로의 출력이 저하하여 풀스윙하지 않게 된다고 하는 문제가 생긴다.

본 발명은 종래와 같은 문제점을 감안하여 이루어진 것으로, 그 목적은 복수의 아날로그 스위치회로의 출력을, 하나의 버스라인에 복수의 출력을 접속하여 사용하는 경우나 저항종단(抵抗終端)한 경우 등에 있어서, 적어도 하나의 아날로그 스위치회로의 전원을 접지전위에 접속하여 동작정지상태로 해도, 버스라인상의 전원전위 등으로부터 접지전위를 향하여 기생다이오드를 경유해 불필요한 전류가 흐르는 것을 방지하도록 한 아날로그 스위치회로를 제공하는 것에 있다.

더욱이, 본 발명에 따르면, 불필요한 전류를 방지하면서, 출력레벨을 저하시키지 않고 사용전압범위내의 전부에 있어서 온저항을 작게 하여 풀스윙시키는 것을 목적으로 한다.

도 1은 본 발명에 따른 아날로그 스위치회로의 제1실시형태에 따른 회로도이고,

도 2는 낸드 게이트의 회로구성도,

도 3은 인버터의 회로구성도,

도 4는 본 발명에 따른 아날로그 스위치회로의 제2실시형태에 따른 회로도,

도 5는 본 발명에 따른 아날로그 스위치회로의 제3실시형태에 따른 회로도,

도 6은 논리회로(15)의 회로구성도의 일례,

도 7은 논리회로(15)의 회로구성도의 다른 예,

도 8은 본 발명에 따른 아날로그 스위치회로의 제4실시형태에 따른 회로도,

도 9는 본 발명에 따른 아날로그 스위치회로의 제5실시형태에 따른 회로도,

도 10은 본 발명에 따른 아날로그 스위치회로의 제6실시형태에 따른 회로도,

도 11은 본 발명에 따른 아날로그 스위치회로의 제5실시형태에 따른 회로도의 변형예,

도 12는 논리회로(17)의 회로구성도,

도 13은 논리회로(17)의 다른 회로구성도,

도 14는 본 발명에 따른 아날로그 스위치회로의 제7실시형태에 따른 회로도,

도 15는 본 발명에 따른 다입력의 경우의 아날로그 스위치회로의 제8실시형태에 따른 회로도,

도 16은 논리회로(19)의 회로구성도,

도 17은 다이오드(DD1)를 형성하기 위한 회로도,

도 18은 다이오드(DD1)를 형성한 P채널 MOS 트랜지스터(P2)의 게이트접속에 관한 회로도,

도 19는 다이오드(DD1)를 형성하기 위한 다른 회로도,

도 20은 다이오드(DD1)를 형성한 pnp 바이폴라 트랜지스터(BPN)의 베이스접속에 관한 회로도,

도 21은 본 발명에 따른 아날로그 스위치회로의 제9실시형태에 따른 회로도,

도 22는 본 발명에 따른 아날로그 스위치회로의 제10실시형태에 따른 회로도,

도 23은 P채널 MOS 트랜지스터(P1)만에 의한 아날로그 스위치회로의 회로도,

도 24는 아날로그 스위치회로를 매개로 버스라인에 접속하여 사용하는 버스라인 응용의 회로구성도,

도 25는 기생다이오드의 존재를 설명하기 위한 반도체 단면도,

도 26은 N채널 MOS 트랜지스터만으로 구성된 아날로그 스위치회로를 이용한 버스라인 응용의 회로도이다.

〈도면의 주요부분에 대한 부호의 설명〉

500 --- 버스라인, 501∼504 --- 아날로그 스위치회로,

P1, P2 --- P채널 MOS 트랜지스터, N1 --- N채널 MOS 트랜지스터,

DD1 --- 다이오드, NAND1 --- 낸드 게이트,

INV1∼INV6 --- 인버터.

본 발명에 따르면, 제1MOS 트랜지스터를 포함한 스위치부와, 이 스위치부의 일단으로부터 입력된 입력신호를 온·오프제어하여 타단으로 출력하는 제어부를 갖춘 아날로그 스위치회로에 있어서, 상기 스위치부는 소오스, 드레인, 게이트 및 백게이트를 갖는 제1MOS 트랜지스터를 포함하고, 상기 제어부는 상기 제1MOS 트랜지스터의 백게이트에 일단이 접속된 다이오드와, 이 다이오드의 타단에 접속되어 상기 다이오드의 타단을 전원전위 또는 접지전위로 절환하는 절환스위치 및, 상기 다이오드 및 상기 제1MOS 트랜지스터의 백게이트의 접속점에 접속되고 제어신호가 입력되며 상기 절환스위치의 절환상태에 따라 상기 제1MOS 트랜지스터의 게이트에 상기 접속점의 전위를 공급하는 제어회로를 갖춘 아날로그 스위치회로를 제공한다.

또, 상기 제어회로는, 상기 절환스위치에 의해 전원전위가 선택되어 있을 때는 상기 제어신호에 따른 전위를 상기 제1MOS 트랜지스터의 게이트에 공급함으로써 제어하고, 상기 절환스위치에 의해 접지전위가 선택되어 있을 때는 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제1MOS 트랜지스터의 게이트에 공급하여 오프상태로 하는 것을 특징으로 한다.

더욱이, 상기 스위치부는, 상기 제1MOS 트랜지스터와, 이 제1MOS 트랜지스터와 역채널의 MOS 트랜지스터를 병렬접속한 CMOS 아날로그 스위치인 것을 특징으로 한다.

(발명의 실시형태)

이하에, 본 발명의 실시형태에 대해 상세히 설명한다.

도 1에 본 발명에 따른 아날로그 스위치회로의 제1실시형태에 따른 회로도를 나타낸다. 여기서, 각 아날로그 스위치에는 적절히 소정의 회로·장치가 접속되어 있고, 단자 A 또는 B로부터 입력된 신호를 온·오프제어하여 단자 B 또는 A로 각각 출력한다.

본 발명의 아날로그 스위치회로(504)에 있어서, 스위치부의 기본적인 구성은 P채널 MOS 트랜지스터(P1) 및 N채널 MOS 트랜지스터(N1)로 구성된다. 스위치부의 P채널 MOS 트랜지스터(P1)와 N채널 MOS 트랜지스터(N1)의 소오스 또는 드레인은 공통으로 병렬접속되고, 일단을 입력단자(IN1), 타단을 출력단자(OUT1)로 하고 있다. 또, 양 MOS 트랜지스터 P1 및 N1의 게이트를 구동하기 위한 제어신호를 발생하는 제어부가 낸드 게이트(NAND1), 인버터(INV5), 다이오드(DD1)에 의해 구성되어 있다. 노드(10)는, 절환스위치(SW)에 의해 전원전위(Vcc) 또는 접지전위의 어느 하나에 접속된다. 절환스위치(SW)를 전원전압(Vcc)으로 절환하면 아날로그 스위치회로(504)는 동작상태로 되는 한편, 접지전위로 절환하면 정지상태로 된다. 예컨대, 아날로그 스위치회로(504)의 단자(A)에 접속된 회로·장치의 전원이 온의 상태일 때, 이들의 회로보드를 버스라인(500)에 접속하는 경우, 절환스위치(SW)의 조작에 의해 아날로그 스위치회로(504)를 정지상태로 할 수 있다.

낸드 게이트(NAND1)에는, 한쪽의 입력에는 절체스위치(10)를 매개로 전원전위(Vcc) 또는 접지전위가 인가되고, 다른쪽의 입력에는 이네이블신호(/EN; 여기서, 이하 「/」는 반전신호를 나타낸다)가 인가된다. 스위치부는 CMOS구성의 것으로, 동작상태일 때, 제어신호인 이네이블신호(/EN)가 액티브(예컨대, 하이레벨, Vcc)로 되는 되는 경우에는 입력신호(IN1,IN2)에 따른 신호를 버스라인(500)상에 출력한다. 한편, 이네이블신호(/EN)가 인액티브(액티브가 아닌 상태, 예컨대 로우레벨, GND)로 되는 경우에는 출력이 고임피던스상태로 된다.

구체적인 반도체장치의 구성으로서는, P형 반도체기판상에 N채널 MOS 트랜지스터(N1)가 형성되고, N형 반도체기판상에 P채널 MOS 트랜지스터(P1)가 형성되지만, 여기서는 P형 기판상에 N웰이 형성되고, 이들 기판 및 웰상에 각각 N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터가 형성되어 있는 것으로 한다. 여기서, 도시하고 있지 않지만, 이후 낸드 게이트, 인버터 등의 N채널 MOS 트랜지스터의 백게이트(P형 반도체기판)는 접지전위에 고정되어 있는 것으로 한다.

여기서, 상술한 바와 같이 노드(10)를 스위치(SW)에 의해 접지전위로 한 경우에 있어서, 출력단자(OUT1)에는 예컨대 버스라인(500)으로부터 접지전위보다도 높은 전위가 인가될 가능성이 있다. 예컨대, 도 1에 나타낸 바와 같이, N형 기판(N웰)에는 P채널 MOS 트랜지스터의 드레인으로 되는 P형 확산층이 형성되어 있고, 드레인과 N웰(N형 기판)과의 사이에는 기생 pn접합 다이오드(DP)가 형성된다. 따라서, 노드(10)가 접지전위로 절환되어 있는 경우, 출력단자(OUT1)에 접지전위보다도 높은 전위가 인가되면, 종래에 있어서는 이 기생 pn접합 다이오드(DP)가 순방향으로 바이어스되어 불필요한 전류가 흐르므로, 통상 Vcc로 바이어스되는 N형 기판을 사용할 수 없다. 그렇지만, 도 1에 있어서는, 낸드 게이트(NAND1)내의 P채널 MOS 트랜지스터 및 인버터(INV5)내의 P채널 MOS 트랜지스터는 P채널 MOS 트랜지스터(P1)의 백게이트·노드(Nw)에 접속되어 있고, 더욱이 다이오드(DD1) 및 절환스위치(SW)를 매개로 전원 또는 접지에 접속되어 있다. 이때, 상기 P채널 MOS 트랜지스터 모두 같은 N웰 내에 형성될 필요는 없고, 서로 전기적으로 접속된 별도의 N웰 내에 형성되어도 좋다. 이하에 낸드 게이트 및 인버터의 상세(詳細)에 대해 설명한다.

도 2에 낸드 게이트의 회로구성도의 일례를 나타낸다.

낸드 게이트(NAND1)는, 한쪽의 입력이 이네이블신호(/EN)에 접속되고, 다른쪽의 입력이 노드(10)에 접속되어 있다. 낸드 게이트(NAND1)는 도 2a의 심벌을 사용하고, 예컨대 도 2b 또는 도 2c 등의 회로로 구성되어 있다. 도 2a에서의 노드(20)는 다이오드(DD1)를 매개로 노드(10)에 접속되어 있다.

도 3에 인버터의 회로구성도의 일례를 나타낸다.

인버터(INV5)의 출력(VGN)은, N채널 MOS 트랜지스터(N1)의 게이트에 접속되어 있다. 인버터(INV5)는 도 3a의 심벌을 사용하고, 예컨대 도 3b의 회로로 구성되어 있다. 도 3b에서의 노드(20)는 낸드 게이트(NAND1)와 다이오드(DD1)의 공통접속점에 접속되어 있다. 이 공통접속점은, 더욱이 P채널 MOS 트랜지스터(P1)의 백게이트·노드(Nw)에 접속되어 있다. 낸드 게이트(NAND1)의 출력(VGP)은 P채널 MOS 트랜지스터(P1)의 게이트에 접속되고, 더욱이 인버터(INV5)의 입력신호로 되어 있다.

다음에, 본 발명의 아날로그 스위치회로의 동작을 설명한다. 이때, 설명에 즈음해서는, P채널 MOS 트랜지스터 PX(X는 1,2,…)의 각 임계치전압을 Vtp(PX)로 나타내는 것으로 한다. 각각의 P채널 MOS 트랜지스터를 구별하지 않을 때는 그 임계치전압을 Vtp로 나타내는 것으로 한다.

먼저, 노드(10)에 전원전위(Vcc)가 인가되고 있을 때, 즉 아날로그 스위치회로가 동작상태일 경우의 동작을 설명한다. 낸드 게이트(NAND1)의 입력신호의 한쪽의 노드(10)는 절환스위치(SW)를 매개로 Vcc레벨로 되어 있으므로, 입력신호(/EN)의 반전신호인 EN이 출력(VGP)에 출력된다. 단, 출력(VGP)의 레벨은 (Vcc-Vf)이다. 여기서, 「Vf」는 pn접합 다이오드(DD1)의 pn접합 빌트인전위(built-in poten tial)이다. 더욱이, 인버터(INV5)의 출력(VGN)에는 그 입력신호(EN)의 반전신호(/EN)가 출력된다. 단, 출력(VGN)의 레벨은 (Vcc-Vf)이다. 출력 VGP 및 VGN은 각각 스위치부의 P채널 MOS 트랜지스터(P1)와 N채널 MOS 트랜지스터(N1)의 게이트신호이므로, 제어신호인 이네이블신호(/EN)의 레벨에 따라 아날로그 스위치를 온 또는 오프시킨다.

따라서, 노드(10)에 Vcc전위가 인가되고 있을 때, 이네이블신호(/EN)가 하이레벨(예컨대, Vcc전위)의 경우는 아날로그 스위치가 온되는 한편, 이네이블신호(/EN)가 로우레벨(예컨대, 접지전위)의 경우는 아날로그 스위치가 오프된다.

여기서, 출력(VGP)에 전위(Vcc-Vf)가 인가되고, 출력단자(OUT1)에 Vcc전위가 입력된 경우를 상정한다. 이 상태는, 통상은 P채널 MOS 트랜지스터(P1)가 오프되기 어려운 조건이다. 그러나, P채널 MOS 트랜지스터(P1)의 게이트-소오스간의 전위차는,

(Vcc - Vf) - Vcc = -Vf

로 된다. 이때, 통상

이므로, P채널 MOS 트랜지스터(P1)는 오프된다고 생각해도 좋다. 왜냐하면, 출력(VGP)이 전위(Vcc-Vf)일 때 P채널 MOS 트랜지스터(P1)의 백게이트(Nw)에 대한 접지전위노드로의 전류경로는 리크전류 이외에는 존재하지 않고, Vf는 통상 일컬어지는 0.6V정도가 아니고 충분히 0V에 가까운 값으로 되기 때문이다.

다음에, 절환스위치(SW)에 의해 노드(10)에 접지전위가 인가되고 있을 때, 즉 아날로그 스위치회로가 정지상태일 경우의 동작을 설명한다. 여기서, 다른 아날로그 스위치회로(502)의 출력상태가 접지전위보다도 높은 전위(Vh)를 출력하고 있는 상태, 예컨대 Vcc레벨을 출력하고 있는 상태에서는, 아날로그 스위치회로(504)의 버스라인(500)측의 출력단자(OUT1)에 접지전위보다도 높은 전위가 인가된다. 전술한 바와 같이, 종래에 있어서는, 다른 아날로그 스위치회로(502)로부터 버스라인(500)과 출력단자(OUT1)를 경유하여 커다란 값의 전류(I)가 흐르고 있었다.

그렇지만, 본 발명의 실시형태에서의 아날로그 스위치회로의 경우, 노드(10)에 접지전위가 인가되고 있으므로, 다이오드(DD1)의 P확산층측은 접지전위에 있다. 여기서, 출력단자(OUT1)에 접지전위보다도 높은 전위(Vh)가 인가된 것으로 한다. 그러면, P채널 MOS 트랜지스터(P1)의 출력단자(OUT1)측의 P형 확산층과 백게이트·노드(Nw) 사이에 형성되는 기생 pn접합 다이오드(DP)에 의해, 노드(Nw)는 (Vh-Vf)의 전위로 되어 접지전위보다 높은 전위로 상승된다. 왜냐하면, Vh-Vf〉0이면, 다이오드(DD1)는 역바이어스상태로 되어 다이오드(DD1)를 경유하는 접지전위로의 전류경로는 형성되지 않기 때문이다. 따라서, 노드(Nw)의 전위는 전위(Vh)와 거의 같아진다. 이러한 동작에 의해, 낸드 게이트(NAND1)와 인버터(INV5)에는 거의 Vh와 같은 전위가 전원전위로서 인가된다.

또, 낸드 게이트(NAND1)의 2개의 입력중, 한쪽의 입력은 접지전위로 되어 있으므로, 도 2를 참조하면 명확한 바와 같이, 낸드 게이트(NAND1)의 출력(VGP)과 접지전위 사이의 전류경로는 형성되지 않는다. 또, 출력(VGP)과 노드(Nw) 사이에 대해서는, 낸드 게이트(NAND1)내의 P채널 MOS 트랜지스터가 게이트전위를 접지전위로 하여 온상태에 있으므로 소오스-드레인단자에 의해 접속되어 있는 상태로 되어 있다. 따라서, 이 P채널 MOS 트랜지스터를 매개해서 노드(Nw)의 전위는 출력(VGP)으로 전달된다. P채널 MOS 트랜지스터(P1)에 관해서는, 게이트-소오스간의 전위차가,

(Vh - Vf) - Vh = -Vf

로 되어, 전술한 바와 같이

이므로, P채널 MOS 트랜지스터(P1)는 오프된다고 생각해도 좋다.

따라서, P채널 MOS 트랜지스터(P1)에 있어서는, MOS 트랜지스터로서의 전류(드레인-소오스간 전류)가 정상적으로 흐르는 일은 없고, 또 기생 pn접합 다이오드(DP)를 매개한 전류도 정상적으로 흐르는 일은 없다.

한편, 인버터(INV5)의 입력에는 낸드 게이트(NAND1)의 출력(VGP)이 접속되어 있지만, 전술한 바와 같이 출력(VGP)의 전위는 (Vh-Vf)이므로, 도 2를 참조하면 명확한 바와 같이 출력(VGN)과 노드(Nw) 사이를 접속하는 인버터(INV5)내의 P채널 MOS 트랜지스터는 오프되고, 인버터(INV5)의 출력(VGN)과 접지전위 사이를 접속하는 인버터(INV5)내의 N채널 MOS 트랜지스터가 온됨으로써, 출력(VGN)의 전위는 접지전위(0V)로 된다. 따라서, N채널 MOS 트랜지스터(N1)는 오프로 된다.

이와 같이 본 발명의 제1실시형태의 아날로그 스위치회로에 있어서는, 노드(10)에 전원전위(Vcc)가 인가되고 있는 경우는 접지전위로부터 전원전위까지의 신호를 전달할 수 있는 한편, 노드(10)가 접지전위로 된 경우라도 출력단자(OUT1)로부터 접지전위로 전류가 흐르는 일은 없다.

다음으로, 도 4에 본 발명에 따른 아날로그 스위치회로의 제2실시형태에 따른 회로도를 나타낸다.

제1실시형태에서는 인버터(INV5)의 전원단자(도 3의 노드(20)에 상당)는 노드(Nw)에 접속되어 있었지만, 제3실시형태에서는 노드(10)에 직접 접속하도록 했다.

이 경우, 노드(10)를 접지전위로 했을 때, 인버터(INV5)의 출력(VGN)은 항시 거의 접지전위로 되어 N채널 MOS 트랜지스터(N1)를 오프시키게 된다. 즉, 도 3에 나타낸 바와 같이, 설령 입력(IN)에 의해 인버터(INV5)내의 P채널 MOS 트랜지스터가 온으로 되어도 노드(10)의 접지전위가 출력(VGN)에 출력되기 때문이다. 이 실시형태에서는, 노드(10)에 Vcc가 인가되었을 때, 인버터(INV5)의 출력은 항시 접지전위로부터 Vcc까지 풀스윙할 수 있다.

제1 및 제2실시형태에 있어서는, 낸드 게이트(NAND1)는 노드(10)의 입력을 포함해서 2입력에 관해 나타냈지만, 3입력 이상의 다입력의 경우에도 본 발명을 마찬가지로 적용할 수 있다.

도 5에 본 발명에 따른 아날로그 스위치회로의 제3실시형태에 따른 회로도를 나타낸다. 도 5에 있어서는, 도 1 또는 도 3에서의 낸드 게이트(NAND1) 대신에, N개의 신호(/EN1∼/ENN)를 입력으로 하는 논리회로(15)와 P채널 MOS 트랜지스터(P3) 및 N채널 MOS 트랜지스터(N2)로 이루어진 회로를 설치하도록 했다. P채널 MOS 트랜지스터(P3)와 N채널 MOS 트랜지스터(N2)의 게이트는 노드(10)에 접속되어 있다. 즉, 논리회로(15)는 도 1 또는 도 3에서의 낸드 게이트(NAND1)의 한쪽의 이네이블입력(/EN)을 다입력화한 것이다. 인버터(INV13)의 전원노드는 도 5에서는 편의상 노드(10)에 접속하고 있다. 또한, 도 1과 같이 다이오드(DD1)의 일단에 접속되어 있어도 좋다.

이러한 구성에 있어서, 노드(10)에 전원전위(Vcc)가 공급되고 있는 경우, P채널 MOS 트랜지스터(P3)는 오프되고, N채널 MOS 트랜지스터(N2)는 온된다. 그리고, 출력(VGP)의 전위는 N개의 신호(/EN1∼/ENN)의 상태에 따라 제어된다. 출력(VGP)의 하이레벨로서는 Vcc-Vf정도이지만, 아날로그 스위치로서는 충분히 동작한다. 노드(10)에 접지전위가 공급되고 있는 경우, N채널 MOS 트랜지스터(N2)는 오프되고, P채널 MOS 트랜지스터(P3)는 온되므로, 노드(Nw)의 전위는 P채널 MOS 트랜지스터(P3)를 경유하여 P채널 MOS 트랜지스터(P1)의 게이트에 인가된다. 따라서, 도 1의 회로의 동작설명에서 설명한 바와 같이 P채널 MOS 트랜지스터(P1)는 오프되게 된다. 또, N채널 MOS 트랜지스터(N2)는 출력(VGP)과 접지전위와의 사이의 전류경로를 차단하도록 설치하는 것이 필요하다. 그를 위해서는, 예컨대 논리회로(15)의 접지측에 가까운 단자와 접지전위 사이에 설치하면 충분하다.

도 6에 논리회로(15)의 회로구성도의 일례를 나타낸다.

도 6a 및 도 6b에 있어서, P채널 MOS 트랜지스터회로(15-p)와 N채널 MOS 트랜지스터회로(15-n)는 각 입력(/EN1∼/ENN)에 대해 상보적 관계를 갖는다. 또, N채널 MOS 트랜지스터(N2)는 도면과 같은 적절한 위치에 설치할 수 있다.

또, 도 7에 논리회로(15)의 회로구성도의 다른 예를 나타낸다.

도 6과 마찬가지로, P채널 MOS 트랜지스터회로(15-p)와 N채널 MOS 트랜지스터회로(15-n-1,15-n-2)는 상보적 관계이다. 이와 같이, 적절히 각 회로를 분할하고, N채널 MOS 트랜지스터(N2)를 적절한 위치에 설치하여 회로를 구성할 수 있다.

도 8에 본 발명에 따른 아날로그 스위치회로의 제4실시형태에 따른 회로도를 나타낸다.

상술한 바와 같은 도 1 또는 도 4의 아날로그 스위치회로에서는, 이네이블신호(/EN)를 2입력 낸드 게이트(NAND1)에 입력하고, 다른쪽의 입력을 노드(10)의 전위로 하고 있었다. 이렇게 함으로써, 노드(10)가 접지전위로 되었을 때, 동작이 이네이블신호(/EN)의 레벨에 무관계로 되도록 했다. 그에 반해 도 8에 나타낸 제4실시형태에 있어서는, 노드(10)가 접지전위로 되었을 때, 이네이블신호(/EN)가 항시 접지전위로 된다고 하는 전제가 성립하는 경우의 실시형태이다. 이러한 전제가 있기 때문에, 도 1과 같이 낸드 게이트(NAND1)를 이용할 필요가 없는 바, 도 8에서는 낸드 게이트(NAND1) 대신에 인버터(INV8)를 이용하고 있다.

즉 인버터(INV8)는, 노드(10)가 접지전위로 절환되어 있을 때, 도 3을 참조하면 명확한 바와 같이, 인버터(INV8)내의 N채널 MOS 트랜지스터가 오프로 되므로, 출력(VGP)과 접지전위 사이의 전류경로는 형성되지 않는다. 또, 출력(VGP)과 백게이트·노드(Nw) 사이에 대해서는, 인버터(INV8)내의 P채널 MOS 트랜지스터가 게이트전위를 접지전위로 하여 온상태에 있으므로, 소오스-드레인단자에 의해 접속되어 있는 상태로 되어 있다. 그리고, 이 P채널 MOS 트랜지스터를 매개해서 노드(Nw)의 전위는 출력(VGP)으로 전달된다. 따라서, 제1실시형태와 마찬가지로, P채널 MOS 트랜지스터(P1)는 오프된다고 생각해도 좋다.

도 9에 본 발명에 따른 아날로그 스위치회로의 제5실시형태에 따른 회로도를 나타낸다.

도 9에 나타낸 본 발명의 제5실시형태는, 도 4의 실시형태와 마찬가지로, 노드(10)가 접지전위로 되었을 때, 이네이블신호(/EN)가 항시 접지전위로 된다고 하는 전제가 성립하는 경우의 실시형태이다. 이러한 전제가 있기 때문에, 도 1과 같이 낸드 게이트(NAND1)를 이용할 필요가 없는 바, 도 9에서는 낸드 게이트(NAND1) 대신에 인버터(INV8)를 이용하고 있다.

더욱이, 인버터(INV5)의 입력에는 인버터(INV8)의 출력(VGP)이 접속되어 있지만, 이 경우 노드(10)를 접지전위로 했을 때, 인버터(INV5)의 출력(VGN)은 항시 거의 접지전위로 되어 N채널 MOS 트랜지스터(N1)를 오프시키게 된다. 즉, 도 3에 나타낸 바와 같이, 설령 입력(IN)에 의해 인버터(INV5)내의 P채널 MOS 트랜지스터가 온으로 되어도 노드(10)의 접지전위가 출력(VGN)에 출력되기 때문이다. 이 실시형태에서는, 노드(10)에 Vcc가 인가되었을 때, 인버터(INV5)의 출력은 항시 접지전위로부터 Vcc까지 풀스윙할 수 있다.

제4실시형태에서는 인버터(INV8)의 입력이, 노드(10)가 접지전위로 절환되었을 때, 이네이블신호(/EN)가 항시 접지전위로 되는 경우였다. 이러한 회로에 대해서는, 2입력 이상의 다입력의 경우의 변형도 마찬가지로 실시할 수 있다.

도 10에 본 발명에 따른 아날로그 스위치회로의 제6실시형태에 따른 회로도를 나타낸다. 도 10에서는 인버터(INV8) 대신에 N개의 신호(/EN1∼/ENN)를 입력으로 하는 회로(17)가 노드(Nw)와 접지전위 사이에 설치되어 있다. 신호(ENn)는 인버터(INVn)를 매개로 회로(17)에 입력되고 있다. 인버터(INVn)는 노드(10)를 전원노드로 하고 있다. 따라서, 노드(10)가 접지전위일 때에는, 그 출력은 거의 접지전위와 같아진다. 즉, 인버터(INVn)에 의해 회로(17)에 대한 입력(/ENn)은 「노드(10)가 접지전위로 절환되었을 때, 이네이블신호(/EN)가 항시 접지전위로 된다」고 하는 전제를 만족시키고 있다. 인버터(INVn)의 출력이 접지전위로 되었을 때, 노드(VGP)와 접지전위 사이의 전류경로가 차단되고, 노드(Nw)의 전위가 노드(VGP)에 전달되도록 회로(17)를 구성하면, 소망하는 기능을 가질 수 있다.

도 11에 본 발명에 따른 아날로그 스위치회로의 제6실시형태에 따른 회로도중의 회로(17)의 실시예를 나타낸다. 이것은, 단일의 신호(/ENn)만으로 소망하는 기능을 얻는 경우로서, 동일한 동작을 한다.

도 12에 논리회로(17)와 인버터(INVn)를 이용한 회로구성도의 일례를 나타낸다.

도 12a에 있어서, P채널 MOS 트랜지스터회로(17-p)와 N채널 MOS 트랜지스터회로(17-n)는 각 입력(/EN1∼/EN5)에 대해 상보적 관계를 갖는다. 또, N채널 MOS 트랜지스터(N2)는 노드(VGP)와 접지전위 사이의 전류경로를 차단하도록 도면과 같은 적절한 위치에 설치할 수 있다.

또, 도 12b에 논리회로(17)의 회로구성도의 다른 예를 나타낸다.

도 12a와 마찬가지로, P채널 MOS 트랜지스터회로(17-p)와 N채널 MOS 트랜지스터회로(17-n-1,17-n-2)는 상보적 관계이다. 이와 같이, 적절히 각 회로를 분할하고, N채널 MOS 트랜지스터(N2)를 노드(VGP)와 접지전위 사이의 전류경로를 차단하도록 적절한 위치에 설치하여 회로를 구성한다.

도 11에서는 단일의 신호(ENn)만으로 소망하는 기능을 얻는 경우를 나타냈지만, 복수의 신호가 접지전위로 되었을 때에 소망하는 기능을 얻고자 하면, 그 복수의 신호를 인버터(INVn)와 동일한 회로를 매개로 회로(17)에 입력하면 좋다.

도 13에 논리회로(17)의 다른 회로구성도를 나타낸다.

여기서는, 인버터(INVn)와 동일한 회로를 복수개 설치하고, 그에 대응하는 P채널 및 N채널 MOS 트랜지스터(P1,P2 및 N1,N2)를 갖추고 있다.

도 14에 본 발명에 따른 아날로그 스위치회로의 제7실시형태에 따른 회로도를 나타낸다. 상술한 바와 같은 도 1 및 도 3의 아날로그 스위치회로에서는, 이네이블신호(/EN)를 2입력 낸드 게이트(NAND1)에 입력하고, 다른쪽의 입력을 노드(10)의 전위로 하고 있었다. 이렇게 함으로써, 노드(10)가 접지전위로 되었을 때, 동작이 이네이블신호(/EN)의 레벨에 무관계로 되도록 했다. 또, 도 8 및 도 9의 아날로그 스위치회로에서는, 노드(10)가 접지전위로 되었을 때, 이네이블신호(/EN)가 항시 접지전위로 된다고 하는 전제가 성립하는 것을 상정했다. 그래서, 도 14에 나타낸 바와 같은 본 발명의 제7실시형태는, 노드(10)가 접지전위로 절환되었을 때에, 동작이 이네이블신호(/EN)의 레벨에 무관계로 되도록 하는 것이다.

이네이블신호(EN)는 인버터(INV7)에 입력되고 있다. 인버터(INV7)는, 예컨대 도 3a의 심벌을 사용하고 있고 도 3b의 구조를 하고 있으며, 도 3a에서의 노드(20)는 도 14에서의 노드(10)에 접속되어 있다. 인버터(INV7)의 출력(VGN)은, N채널 MOS 트랜지스터(N1)의 게이트에 접속되고, 더욱이 인버터(INV6)의 입력신호로 되어 있다. 인버터(INV6)의 출력(VGP)은 P채널 MOS 트랜지스터(P1)의 게이트에 접속되어 있다. 인버터(INV6)는, 마찬가지로, 예컨대 도 3a의 심벌을 사용하고 있고 도 3b의 회로구성을 하고 있으며, 도 3a에서의 노드(20)는 도 14에서의 다이오드(DD1)를 매개로 노드(10)에 접속되어 있다. 상기 노드(20)에 상당하는 노드는, 더욱이 P채널 MOS 트랜지스터(P1)의 백게이트·노드(Nw)에 접속되어 있다. 절환스위치(SW)에 의해 노드(10)에 Vcc전위가 인가되고 있을 때, 이네이블신호(EN)가 접지전위(또는, 로우레벨)의 경우는 아날로그 스위치가 온되는 한편, 이네이블신호(EN)가 전원전위(Vcc; 또는 하이레벨)의 경우는 아날로그 스위치회로가 오프된다.

여기서, 노드(10)에 전원전위(Vcc)가 인가되고 있는 경우의 구체적인 동작을 설명한다. 인버터(INV7)에는 전원전위(Vcc)가 인가되고 있으므로, 입력신호(EN)의 반전신호(/EN)가 출력(VGN)에 출력되어 N채널 MOS 트랜지스터(N1)의 온·오프가 제어된다. 출력(VGN)은 인버터(INV6)의 입력신호로서 인가되고, 인버터(INV6)의 출력(VGP)에는 입력신호(EN)와 같은 논리레벨이 출력된다. 단, 출력(VGP)의 레벨은 (Vcc-Vf)이다. 여기서, 「Vf」는 pn접합 다이오드(DD1)의 pn접합 빌트인전위이다. 출력 VGP 및 VGN은 각각 아날로그 스위치의 P채널 MOS 트랜지스터(P1)와 N채널 MOS 트랜지스터(N1)의 게이트신호이므로, 제어신호(EN)의 레벨에 따라 아날로그 스위치회로를 온 또는 오프시킨다. 그리고, 도 1의 실시형태에서의 설명과 마찬가지로, 출력(VGP)에 전위(Vcc-Vf)가 인가되었을 때에 P채널 MOS 트랜지스터(P1)는 오프된다고 생각해도 좋다.

다음에, 절환스위치(SW)에 의해 노드(10)에 접지전위가 인가되고 있는 경우의 동작을 설명한다. 노드(10)에 접지전위가 인가되고 있으므로, 도 3을 참조하면 명확한 바와 같이, 입력신호(EN)의 레벨에 무관계하게 인버터(INV7)의 출력(VGN)은 거의 접지전위로 된다. 따라서, N채널 MOS 트랜지스터(N1)는 오프되고 있다. 또, 노드(10)에 접지전위가 인가되고 있으므로, 다이오드(DD1)의 P확산층측은 접지전위에 있다.

여기서 한쪽의 단자(예컨대, 단자 B)에 접지전위보다도 높은 전위(Vh)가 인가된 것으로 한다. P채널 MOS 트랜지스터(P1)의 단자(B)측의 P형 확산층과 백게이트·노드(Nw) 사이에 형성되는 기생 pn접합 다이오드에 의해, 노드(Nw)는 (Vh-Vf)의 전위로 되어 접지전위보다 높은 전위로 상승된다. 왜냐하면, Vh-Vf〉0이면, 다이오드(DD1)는 역바이어스상태로 되고, 다이오드(DD1)를 경유하는 접지전위로의 전류경로는 형성되지 않기 때문이다. 따라서, 노드(Nw)의 전위는 전위(Vh)와 거의 같아진다. 이상의 메카니즘에 의해, 인버터(INV6)의 전원단자에는 거의 Vh와 같은 전위가 인가된다.

인버터(INV6)의 입력(VGN)은 접지전위에 있으므로, 도 3에 나타낸 바와 같이 인버터(INV6)내의 N채널 MOS 트랜지스터는 오프로 되기 때문에, 출력노드(VGP)와 접지전위 사이의 전류경로는 없다. 또, 출력(VGP)과 노드(Nw) 사이에 대해서는, 도 3에 나타낸 바와 같은 게이트전위를 접지전위로 하여 온상태에 있는 인버터(INV6)내의 P채널 MOS 트랜지스터의 소오스-드레인단자에 의해 접속되어 있는 상태로 되어 있다. 따라서, 인버터(INV6)내의 P채널 MOS 트랜지스터를 매개로 노드(Nw)의 전위는 출력(VGP)으로 전달된다. P채널 MOS 트랜지스터(P1)에 관해서는, 게이트-소오스간의 전위차가,

(Vh - Vf) - Vh = -Vf

로 되어, 전술한 바와 같이

이므로, P채널 MOS 트랜지스터(P1)는 오프된다고 생각해도 좋다. 따라서, P채널 MOS 트랜지스터(P1)에 있어서는, MOS 트랜지스터로서의 전류(드레인-소오스간 전류)도, 기생 pn접합 다이오드를 통한 전류도 정상적으로 흐르지 않는다.

상기 실시형태에서는 1입력의 인버터(INV7)에 대해 나타냈지만, 2입력 이상의 다입력의 경우의 변형도 마찬가지로 실시할 수 있다.

도 15에 본 발명에 따른 다입력의 경우의 아날로그 스위치회로의 제8실시형태에 따른 회로도를 나타낸다.

여기서는, 도 14에서의 인버터(INV7) 대신에, N개의 신호(EN1∼ENN)를 입력으로 하는 논리회로(19)를 설치했다. 노드(10)가 접지전위일 때, 회로(19)의 출력(VGN)은 거의 접지전위로 되므로 소망하는 기능을 얻을 수 있다.

이와 같이 상기 실시형태의 회로는, 노드(10)에 전원전위(Vcc)가 인가되고 있는 경우는 접지전위로부터 전원전위까지를 신호를 전달할 수 있고, 노드(10)가 접지전위로 되었을 때라도 단자(A) 및 단자(B)로부터 접지전위로 전류는 흐르지 않는다.

논리회로(19)는, 노드(10)를 전원노드로서 갖추고, 노드(10)가 접지전위일 때, 입력신호의 레벨에 무관계하게 출력(VGN)이 거의 접지전위로 되는 것이 필요하다.

도 16에 논리회로(19)의 회로구성도의 일례를 나타낸다.

P채널 MOS 트랜지스터회로(19-p)와 N채널 MOS 트랜지스터회로(19-n)는 각 입력(EN1∼EN6)에 대해 상보적 관계를 갖는다.

도 17에 다이오드(DD1)를 형성하기 위한 회로도의 일례를 나타낸다. 도 17에서는, P채널 MOS 트랜지스터(P2)를 설치하고, 그 소오스를 노드(10)에 접속하며, 드레인, 게이트 및 백게이트·노드(Nw)에 접속한다. 따라서, 다이오드(DD1)는 P채널 MOS 트랜지스터(P2)의 P형 소오스확산층과 백게이트·노드(Nw) 사이에 형성되는 다이오드로서 정의할 수 있다.

또, 도 18에 다이오드(DD1)를 형성한 P채널 MOS 트랜지스터(P2)의 게이트접속에 관한 회로도를 나타낸다. 도 18에서는, 인버터(INV6)의 출력(VGP)을 P채널 MOS 트랜지스터(P2)의 게이트에 접속하고 있다. 이와 같이 하면, 노드(10)에 전원전위(Vcc)가 공급되고 있는 경우, 인버터(INV6)의 출력(VGP)이 접지전위일 때에, 노드(Nw)를 노드(10)로부터 공급된 전원전위(Vcc)로 바이어스할 수 있다.

도 19에 다이오드(DD1)를 형성하기 위한 다른 회로도의 일례를 나타낸다. 여기에서는, pnp 바이폴라 트랜지스터(BPN)를 설치하고, 그 에미터를 노드(10)에 접속하며, 콜렉터와 베이스를 노드(Nw)에 접속한다. 따라서, 다이오드(DD1)은 바이폴라 트랜지스터(BPN)의 P형 에미터확산층과 베이스 사이에 형성되는 다이오드로서 정의할 수 있다.

또, 도 20은 다이오드(DD1)를 형성한 pnp 바이폴라 트랜지스터(BPN)의 베이스접속에 관한 회로도를 나타낸다. 여기에서는, 인버터(INV6)의 출력(VGP)을 바이폴라 트랜지스터(BPN)의 베이스에 접속하고 있다. 이와 같이 하면, 노드(10)에 전원전위(Vcc)가 공급되고 있는 경우, 인버터(INV6)의 출력(VGP)이 접지전위인 경우에 백게이트·노드(Nw)를 노드(10)로부터 공급된 전원전위(Vcc)로 바이어스할 수 있다.

그런데, 상기 각 실시형태에 나타낸 바와 같은 아날로그 스위치회로예에서는, 출력(VGP)의 하이레벨은 Vcc-Vf이고, 더욱이 도 1과 도 8에 나타낸 실시형태 등에서는 출력(VGN)의 하이레벨도 Vcc-Vf이다. 노드(10)에 전원전위(Vcc)가 공급되고 있는 경우, 즉 아날로그 스위치회로가 정상동작하고 있는 경우에는, 출력 VGN 및 VGP는 모두 풀스윙하는 것이 바람직하다. 이하의 실시형태에서는, 이러한 조건을 만족하는 구성을 나타낸다.

도 21에 본 발명에 따른 다입력의 경우의 아날로그 스위치회로의 제9실시형태에 따른 회로도를 나타낸다. 이 실시형태는, 도 17에 나타낸 아날로그 스위치회로를 기초로 하고 있고, 더욱이 바이어스회로(11)를 갖춘 것이다. 여기에서는, P채널 MOS 트랜지스터(P2)의 게이트를 드레인에 접속하는 대신에, 바이어스회로(11)의 출력노드(18)에 접속하고 있다. 바이어스회로(11)는 인버터(INV9)로 구성되고, 인버터(INV9)의 전원단자(도 3b의 노드(20)에 상당)는 노드(Nw)에 접속되어 있다. 인버터(INV9)의 입력에는 노드(10)가 접속되고, 출력은 노드(18)이다.

다음으로, 도 21에 나타낸 아날로그 스위치회로의 동작을 설명한다.

절환스위치(SW)에 의해 노드(10)에 전원전위(Vcc)가 공급되고 있는 경우, 인버터(INV9)의 출력노드(18)는 접지전위로 되므로, P채널 MOS 트랜지스터(P2)가 온되고, 노드(Nw)는 노드(10)의 전위, 즉 전원전위(Vcc)로 된다. 따라서, 출력(VGP)은 풀스윙한다.

한편, 절환스위치(SW)에 의해 노드(10)에 접지전위가 공급되고 있는 경우, 인버터(INV9)의 입력도 접지전위이다. 따라서, 도 3을 참조하면 명확한 바와 같이, 인버터(INV9)를 구성하는 N채널 MOS 트랜지스터는 오프되고, P채널 MOS 트랜지스터는 온된다. 백게이트·노드(Nw)의 전위는 이 P채널 MOS 트랜지스터를 경유하여 P채널 MOS 트랜지스터(P2)의 게이트에 전달된다. 따라서, 도 14, 도 17에 나타낸 바와 같은 아날로그 스위치회로와 동일한 동작을 행하므로, 종래회로에 있어서 문제로 되고 있는 전류를 흘리는 일은 없다.

도 22에 본 발명에 따른 아날로그 스위치회로의 제10실시형태에 따른 회로도를 나타낸다.

도 22는, 도 21에 나타낸 바이어스회로(11) 대신에, 다른 바이어스회로(13)를 갖춘 구성이다. 바이어스회로(13)는, 2개의 인버터(INV9,INV10)를 포함한다. 인버터(INV9)에는 인버터(INV10)의 출력을 입력한다. 인버터(INV10)의 전원단자(도 3의 노드(20)에 상당)에는, 노드(10)가 접속되어 있다. 또, 인버터(INV10)의 입력은 접지전위에 접속되어 있다. 노드(10)에 전원전압(Vcc)이 공급되고 있는 경우, 도 3에 나타낸 바와 같이 인버터(INV10)내의 P채널 MOS 트랜지스터가 온으로 되므로, 인버터(INV10)의 출력노드(12)는 전원전위(Vcc)에 있다. 따라서, 도 22에 나타낸 아날로그 스위치회로의 동작은 도 21의 아날로그 스위치회로와 마찬가지로 된다. 한편, 노드(10)에 접지전위가 인가되고 있는 경우, 노드(12)의 전위는 거의 접지전위로 되므로, 도 22의 아날로그 스위치회로의 동작은 도 21의 아날로그 스위치회로와 마찬가지로 된다.

또, 도 21, 도 22에 나타낸 아날로그 스위치회로에서는, 바이어스회로 11 또는 13의 출력노드(18)는 P채널 MOS 트랜지스터(P2)의 게이트에 접속된다. 도 19에 나타낸 아날로그 스위치회로에 있어서, pnp 바이폴라 트랜지스터(BPN)의 베이스를 콜렉터에 접속시키지 않고, 도 21과 도 22에 나타낸 바와 같은 바이어스회로의 출력노드(18)를 이 베이스에 접속해도, 도 21과 도 22에 있어서 나타낸 것과 동일한 효과를 얻을 수 있다.

또한, 이상의 실시형태에서는 N채널 MOS 트랜지스터(N1)를 설치하여 CMOS 아날로그 스위치의 구성으로 했지만, N채널 MOS 트랜지스터(N1)와 그 구동회로부분을 삭제하고, P채널 MOS 트랜지스터(P1)만에 의한 아날로그 스위치회로로서 이용하는 것도 가능하다.

도 23에 P채널 MOS 트랜지스터(P1)만에 의한 아날로그 스위치회로의 회로도를 나타낸다. 동작은 제1실시형태의 P채널 MOS 트랜지스터(P1)에 관한 것과 동일하다.

또, 그 외의 실시형태에 있어서도, 마찬가지로 N채널 MOS 트랜지스터(N1)와 그 구동회로부분을 삭제함으로써, P채널 MOS 트랜지스터(P1)만을 갖춘 아날로그 스위치회로를 구성할 수 있다.

더욱이, 각 실시형태의 회로구성을 적절히 조합시켜 소망하는 동작을 행하도록 할 수 있다.

2전원 이상으로 구동되는 응용에 있어서, 적어도 하나의 아날로그 스위치회로의 전원을 접지전위로 하여 정지상태로 한 경우에, 다른 아날로그 스위치회로, 버스라인 등의 전원전위 등으로부터 접지전위로 향하여 기생다이오드를 경유해 불필요한 전류가 흐르는 것을 방지할 수 있다. 또, 아날로그 스위치회로에 전원전위가 인가되고 있는 경우라도, 신호를 풀스윙으로 전달할 수 있으므로, 이 신호를 수신하는 회로에서의 중간전위입력에 기인하는 관통전류의 문제가 일어나지 않아 저소비전력화를 도모할 수 있다. 더욱이, 이 신호를 수신하는 회로의 임계치는 CMOS레벨로 족하고, 노이즈에도 강해진다.

Claims

제1MOS 트랜지스터를 포함한 스위치부와, 이 스위치부의 일단으로부터 입력된 입력신호를 온·오프제어하여 타단으로 출력하는 제어부를 갖춘 아날로그 스위치회로에 있어서,

상기 스위치부는, 소오스, 드레인, 게이트 및 백게이트를 갖는 제1MOS 트랜지스터를 포함하고,

상기 제어부는, 상기 제1MOS 트랜지스터의 백게이트에 일단이 접속된 다이오드와, 이 다이오드의 타단에 접속되어 상기 다이오드의 타단을 전원전위 또는 접지전위로 절환하는 절환스위치 및, 상기 다이오드 및 상기 제1MOS 트랜지스터의 백게이트의 접속점에 접속되고 제어신호가 입력되며 상기 절환스위치의 절환상태에 따라 상기 제1MOS 트랜지스터의 게이트에 상기 접속점의 전위를 공급하는 제어회로를 갖춘 것을 특징으로 하는 아날로그 스위치회로.
제1항에 있어서, 상기 제어회로는, 상기 절환스위치에 의해 전원전위가 선택되어 있을 때는 상기 제어신호에 따른 전위를 상기 제1MOS 트랜지스터의 게이트에 공급함으로써 제어하고, 상기 절환스위치에 의해 접지전위가 선택되어 있을 때는 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제1MOS 트랜지스터의 게이트에 공급하여 오프상태로 하는 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제어회로는, 한쪽의 입력단자에는 제어신호가 입력되고, 다른쪽의 입력단자에는 상기 절환스위치를 매개로 전원전위 또는 접지전위가 입력되며, 전원단자에는 상기 접속점이 접속되고, 출력을 상기 제1MOS 트랜지스터의 게이트에 공급하는 제1논리게이트를 갖추고,

상기 절환스위치가 접지전위로 절환되어 있을 때, 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제1논리게이트의 출력에 공급하는 것을 특징으로 하는 아날로그 스위치회로.
제3항에 있어서, 상기 논리게이트는, 낸드 게이트 또는 앤드 게이트인 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제어회로는, 복수의 입력단자에는 복수의 제어신호가 입력되고, 전원단자에는 상기 접속점이 접속되며, 출력을 상기 제1MOS 트랜지스터의 게이트에 공급하는 제1논리회로를 갖추고,

일단이 상기 접속점과 접속되고, 타단이 상기 논리회로의 출력과 접속되며, 게이트가 상기 절환스위치를 매개로 전원전위 또는 접지전위에 접속되고, 상기 절환스위치에 의해 접지전위가 선택되어 있을 때 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제1논리회로의 출력에 전달하는 제2MOS 트랜지스터와,

접지전위와 상기 논리회로의 출력과의 사이에 설치되고, 게이트가 상기 절환스위치를 매개로 전원전위 또는 접지전위에 접속되며, 상기 절환스위치에 의해 접지전위가 선택되어 있을 때 접지전위와 상기 출력을 분리하는 제3MOS 트랜지스터를 갖춘 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제어회로는, 입력단자에는 제어신호가 입력되고, 전원단자에는 상기 접속점이 접속되며, 출력을 상기 제1MOS 트랜지스터의 게이트에 공급하는 제2논리게이트를 갖추고,

상기 절환스위치가 접지전위로 절환되어 있을 때, 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제2논리게이트의 출력에 공급하는 것을 특징으로 하는 아날로그 스위치회로.
제6항에 있어서, 상기 제2논리게이트는 인버터인 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제어회로는, 복수의 입력단자에는 복수의 제어신호가 입력되고, 전원단자에는 상기 접속점이 접속되며, 출력을 상기 제1MOS 트랜지스터의 게이트에 공급하는 제2논리회로와,

입력단자에 임의의 상기 제어신호가 입력되고, 전원단자에는 상기 절환스위치를 매개로 전원전위 또는 접지전위가 접속되며, 임의의 상기 제어신호를 상기 제2논리회로의 입력단자에 공급하는 인버터를 갖춘 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제어회로는, 복수의 입력단자에는 복수의 제어신호가 입력되고, 전원단자에는 상기 접속점이 접속되며, 출력을 상기 제1MOS 트랜지스터의 게이트에 공급하는 제3논리회로와,

입력단자에 임의의 상기 제어신호가 입력되고, 전원단자에는 상기 절환스위치를 매개로 전원전위 또는 접지전위가 접속된 인버터,

일단이 상기 접속점과 접속되고, 타단이 상기 제3논리회로의 출력과 접속되며, 게이트가 상기 인버터에 접속된 제4MOS 트랜지스터 및,

접지전위와 상기 제3논리회로의 출력과의 사이에 설치되고, 게이트가 상기 인버터에 접속된 제5MOS 트랜지스터를 갖추고,

상기 절환스위치에 의해 접지전위가 선택되어 있을 때, 상기 제4MOS 트랜지스터에 의해 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제3논리회로의 출력에 전달함과 더불어, 상기 제5MOS 트랜지스터에 의해 접지전위와 상기 출력을 분리하는 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제어회로는, 하나 또는 복수의 입력단자에는 제어신호가 입력되고, 전원단자에는 상기 절환스위치를 매개로 전원전위 또는 접지전위가 접속된 제3논리게이트와,

입력단자에는 상기 제3논리게이트의 출력이 접속되고, 전원단자에는 상기 접속점이 접속되며, 출력을 상기 제1MOS 트랜지스터의 게이트에 공급하는 제4논리게이트를 갖추고,

상기 절환스위치가 접지전위로 절환되어 있을 때, 상기 제1MOS 트랜지스터의 백게이트전위를 상기 제4논리게이트의 출력에 공급하는 것을 특징으로 하는 아날로그 스위치회로.
제10항에 있어서, 상기 제3 또는 제4논리게이트는 인버터인 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 다이오드는, 게이트, 및 드레인 또는 소오스가 상기 접속점에 접속되고, 백게이트가 상기 접속점 또는 상기 제1MOS 트랜지스터의 게이트에 접속되며, 소오스 또는 드레인이 상기 절환스위치에 접속된 MOS 트랜지스터인 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 다이오드는, 에미터 또는 콜렉터가 상기 접속점에, 콜렉터 또는 에미터가 상기 절환스위치에, 베이스가 상기 접속점 또는 상기 제1MOS 트랜지스터의 게이트에 접속된 npn 바이폴라 트랜지스터인 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 다이오드는, 드레인 또는 소오스, 및 백게이트가 상기 접속점에 접속되고, 소오스 또는 드레인이 상기 절환스위치에 접속된 MOS 트랜지스터로 구성되고,

상기 MOS 트랜지스터의 게이트와 상기 접속점에 접속되어 상기 절환스위치가 접지전위로 절환되어 있을 때 상기 MOS 트랜지스터를 오프상태로 하고, 상기 절환스위치가 전원전위로 절환되어 있을 때 상기 MOS 트랜지스터를 온상태로 하는 바이어스회로를 갖춘 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 스위치부는, 상기 제1MOS 트랜지스터와, 이 제1MOS 트랜지스터와 역채널의 MOS 트랜지스터를 병렬접속한 CMOS 아날로그 스위치인 것을 특징으로 아날로그 스위치회로.
제15항에 있어서, 상기 제어회로는, 입력단자에는 상기 제1MOS 트랜지스터의 게이트로의 출력이 접속되고, 전원단자에는 상기 접속점이 접속되며, 출력을 상기 제1MOS 트랜지스터와 역채널의 MOS 트랜지스터의 게이트에 공급하는 인버터를 갖추고,

상기 인버터는, 상기 절환스위치의 절환상태에 따라 전원전위 또는 접지전위를 출력하는 것을 특징으로 하는 아날로그 스위치회로.
제15항에 있어서, 상기 제어회로는, 입력단자에는 상기 제1MOS 트랜지스터의 게이트로의 출력이 접속되고, 전원단자에는 상기 절환스위치를 매개로 전원전위 또는 접지전위가 공급되며, 출력을 상기 제1MOS 트랜지스터와 역채널의 MOS 트랜지스터의 게이트에 공급하는 인버터를 갖추고,

상기 인버터는, 상기 절환스위치의 절환상태에 따라 전원전위 또는 접지전위를 출력하는 것을 특징으로 하는 아날로그 스위치회로.
제1항 또는 제2항에 있어서, 상기 제1MOS 트랜지스터는 P채널 MOS 트랜지스터인 것을 특징으로 하는 아날로그 스위치회로.