KR100228770B1 - Back Bias Voltage Generator - Google Patents
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Abstract
본 발명은 백 바이어스 전압 발생기에 관한 것으로, 전압 'VCC'의 레벨 변화에 상관없이 일정한 백 바이어스 전압(VBB)을 출력하도록 하므로써, 디램 회로에 정전압 VBB를 공급하므로 인해 VCC의 변화에 따른 리프레쉬 타임의 열화를 방지하여 리프레쉬 특성을 약 10정도 향상시키는 잇점이 있으며, 리프레쉬 특성 개선을 위한 공정 실험도 줄일 수 있어 제품 생산 시간을 단축시키는 잇점이 있다.The present invention relates to a back bias voltage generator, and outputs a constant back bias voltage (VBB) regardless of the level change of the voltage 'VCC', thereby supplying a constant voltage VBB to the DRAM circuit, thereby reducing the refresh time according to the change of the VCC. Prevents deterioration and improves refresh characteristics by about 10 There is an advantage to improve the degree, and also the process experiment for improving the refresh characteristics can be reduced, which has the advantage of shortening the product production time.
Description
본 발명은 백 바이어스 전압 발생기에 관한 것으로, 전압 'VCC'의 레벨 변화에 상관없이 일정한 백 바이어스 전압(VBB)을 출력하도록 하므로써, 접합 누설 전류를 감소시키는 백 바이어스 전압 발생기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back bias voltage generator, and to a back bias voltage generator that reduces the junction leakage current by outputting a constant back bias voltage (VBB) regardless of the level change of voltage 'VCC'.
일반적으로 디-램의 메모리 셀은 1 트랜지스터와 1 캐패시터(1 Transistor 1 Capacitor : 1T1C)로 이루어지는데, 보편적으로 상기 트랜지스터는 N-모스 트랜지스터를 사용하며, 이와 같은 디-램의 메모리 셀은 N-모스의 벌크가 온-칩 VBB 발생기로 부터의 출력인 백 바이어스 전압((-) 전압)에 연결되어 있어, 전압 VCC가 증가함에 따라 연동되어 같이 레벨이 높아지기 때문에 정션 양단에 걸리는 역 바이어스 전압이 커져 접합 누설 전류가 증가하게 되므로써, 셀 데이터가 '하이'인 경우에는 리프레쉬 특성이 좋지않은 문제점이 있다.In general, a memory cell of a DRAM has one transistor and one capacitor (1T1C), and in general, the transistor uses an N-MOS transistor, and the memory cell of such a DRAM has an N-. The bulk of MOS is connected to the back bias voltage ((-) voltage), which is the output from the on-chip VBB generator, and as the voltage VCC increases, the level rises together to increase the reverse bias voltage across the junction. Since the junction leakage current is increased, there is a problem that the refresh characteristics are not good when the cell data is 'high'.
여기서 상기 백 바이어스 전압 발생기를 간략히 설명하면, 이는 백 바이어스 전압 레벨을 검출하는 전압 레벨 검출기와, 상기 검출기의 출력에 의해 전하 펌핑을 주기적으로 하기 위한 펄스를 발생시키는 오실레이터와, 원하는 백 바이어스 전압레벨을 얻기위해 전하를 펌핑시켜주는 차지 펌핑부와, 상기 오실레이터에서 출력되는 클럭에 상기 차지 펌핑부의 동작을 제어하는 펌핑 제어부를 포함하며, 상기와 같은 백 바이어스 전압 발생기는 백 바이어스 전압이 회로에서 설정된 전압보다 높은 레벨이 되면 검출기를 통해 검출되어 최종적으로 상기 차지 펌핑부를 동작시켜 백 바이어스 전압이 설정된 전압으로 다시 다운되도록 하는 역할을 한다.Here, the back bias voltage generator will be described briefly, which includes a voltage level detector for detecting a back bias voltage level, an oscillator for generating a pulse for periodically charge pumping by the output of the detector, and a desired back bias voltage level. A charge pumping unit for pumping charge to obtain a charge; and a pumping control unit for controlling an operation of the charge pumping unit in a clock output from the oscillator, wherein the back bias voltage generator has a back bias voltage greater than a voltage set in a circuit. When the level is high, it is detected by a detector to finally operate the charge pumping part so that the back bias voltage is lowered back to the set voltage.
이때 상기 전압 레벨 검출기의 출력단 회로를 보면 제1도와 같이 도시할 수 있는 바, 소스단으로 VCC 전압을 인가받는 P-모스 트랜지스터(P1,P2)가 대칭적으로 연결되어 있고, 상기 P-모스 트랜지스터(P1)는 게이트 단으로 VBB 전압 값에 따라 턴-온/오프되는 복수개의 P-모스 트랜지스터 및 N-모스 트랜지스터에서 출력되는 값(S1)을 입력받으며, 상기 P-모스 트랜지스터(P2)의 게이트단으로 백 바이어스 인에이블 신호의 궤한된 신호(S2)가 입력된다.At this time, the output terminal circuit of the voltage level detector, as shown in FIG. 1, shows that the P-MOS transistors P1 and P2 receiving the VCC voltage are symmetrically connected to the source terminal. P1 receives a value S1 output from a plurality of P-MOS transistors and N-MOS transistors that are turned on / off according to a VBB voltage value to a gate terminal, and the gate of the P-MOS transistor P2 is input. However, the reduced signal S2 of the back bias enable signal is input.
또한 상기 P-모스 트랜지스터(P1)의 드레이단에는 복수개의 N-모스 트랜지스터(N1,N2)가 연결되며, 상기 N-모스 트랜지스터(N1)의 게이트단으로는 상기 P-모스 트랜지스터(P2)의 게이트단에 입력되는 신호(S2)가 동일하게 입력되고, 상기 N-모스 트랜지스터(N2)의 게이트단으로는 상기 P-모스 트랜지스터(P1)의 게이트단에 입력되는 신호(S1)가 동일하게 입력된다.In addition, a plurality of N-MOS transistors N1 and N2 are connected to the drain terminal of the P-MOS transistor P1, and a gate terminal of the N-MOS transistor N1 is connected to the P-MOS transistor P2. The signal S2 input to the gate terminal is identically input, and the signal S1 input to the gate terminal of the P-MOS transistor P1 is equally input to the gate terminal of the N-MOS transistor N2. do.
그리고 상기 각 P-모스 트랜지스터(P1,P2)의 공통 출력이 최종적인 백 바이어스 인에이블 신호(BBE)가 되며, 이 신호의 상태에 따라 차지 펌핑부(1)가 동작하게 된다.The common output of each of the P-MOS transistors P1 and P2 becomes the final back bias enable signal BBE, and the charge pumping unit 1 operates according to the state of the signal.
상기와 같이 구성된 백 바이어스 전압 레벨 검출기의 출력단 회로는 낸드 게이트 역할을 하는 회로로써, 상기에서도 언급한 바와 같이 출력단에 인가되는 전압 VCC의 레벨 변화에 따라 백 바이어스 전압 레벨 또한 증가하고, 검출기의 출력신호인 백 바이어스 인에이블 신호도 불안정하게 출력된다.The output stage circuit of the back bias voltage level detector configured as described above serves as a NAND gate, and as mentioned above, the back bias voltage level also increases according to the level change of the voltage VCC applied to the output stage, and the output signal of the detector The in back bias enable signal is also output unstable.
따라서 VBB의 증가로 인해 더 많은 누설 전류가 흐르게 되고 이는 리프레쉬 특성을 저하시키는 하나의 요인으로 작용한다.Therefore, more leakage current flows due to the increase in VBB, which is one factor that degrades the refresh characteristics.
참고로 상기처럼 디-램 셀의 리프레쉬 특성을 나쁘게 하는 누설전류로는 크게 저장노드의 접합 누설 전류(junction leakage current), 오프-스테이트 서브 스레시홀드 영역에서의 누설전류(off-state subthreshold leakage current), 옥사이드 누설전류(oxide leakage current)로 구분할 수 있다.For reference, leakage currents that deteriorate the refresh characteristics of the de-ram cell as described above are largely related to the junction leakage current of the storage node and the off-state subthreshold leakage current in the off-state subthreshold region. ) And oxide leakage current.
본 발명은 상술한 바와 같은 종래 문제점을 감안하여, VCC 전압 레벨 변화에 무관한 안정적인 백 바이어스 전압이 출력되도록 하므로써, 접합 누설 전류를 감소시켜 디램의 리프레쉬 특성을 향상시키는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention aims at improving the refresh characteristics of a DRAM by reducing a junction leakage current by outputting a stable back bias voltage independent of a VCC voltage level change in view of the above-described conventional problems.
제1도는 일반적인 백 바이어스 전압 발생기 내의 전압 레벨 검출기 출력부 회로도.1 is a circuit diagram of a voltage level detector output in a typical back bias voltage generator.
제2도는 본 발명에 의한 기준 전압 발생기 회로도.2 is a reference voltage generator circuit diagram according to the present invention.
제3도는 본 발명에 의한 전압 레벨 검출기의 회로도.3 is a circuit diagram of a voltage level detector according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 차지 펌핑부1: Charge pumping part
상기와 같은 목적을 달성하기 위해 본 발명에서는 전압 'VCC'의 변화에 무관한 값을 가지는 기준 전압 발생기를 이용하여 차지 펌핑 회로를 동작시키는 인에이블 신호를 출력하므로써, 차지 펌핑 회로의 안정적인 동작이 이루어지도록 한 것이다.In order to achieve the above object, the present invention outputs an enable signal for operating the charge pumping circuit using a reference voltage generator having a value independent of a change in voltage 'VCC', thereby achieving stable operation of the charge pumping circuit. It was to lose.
상기와 같이 동작되는 본 발명에 의한 백 바이어스 전압 발생기는 연속적으로 일정전압을 출력하여 상기 전압 레벨 검출기에 인가하는 기준전압 발생기와; 상기 기준전압 발생기로 부터 출력되는 제 1 기준전압(Vref 1)과 제 2 기준전압(Vref)을 입력으로 하여 VBB 레벨을 검출하므로써, 정전압 VBB를 출력토록 하는 전압 레벨 검출기를 포함하는 것을 특징으로 한다.The back bias voltage generator according to the present invention operated as described above comprises: a reference voltage generator for continuously outputting a constant voltage to the voltage level detector; And a voltage level detector configured to output a constant voltage VBB by detecting the VBB level by inputting the first reference voltage Vref 1 and the second reference voltage Vref output from the reference voltage generator. .
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의해 제시된 기준 전압 발생기 회로도로, 백 바이어스 전압의 레벨을 검출하는 검출 회로에 인가되는 전압을 제공한다.2 is a reference voltage generator circuit presented by the present invention, which provides a voltage applied to a detection circuit for detecting the level of a back bias voltage.
P-모스 트랜지스터(P11, P12)와, N-모스 트랜지스터(N11, N12)로 이루어져 입력신호를 반전시키는 인버터 회로가 대칭 구조로 연결되고, 상기 회로의 출력단(Vref 1)에 P-모스 트랜지스터(P13, P14)가 각각 연결된 회로로써, 상기 제 1 출력단(Vref 1)의 출력을 제 1 기준전압(Vref 1)으로 사용하고, 최종 출력 단의 출력(Vref)을 제 2 기준전압(Vref)으로 사용한다.An inverter circuit composed of P-MOS transistors P11 and P12 and N-MOS transistors N11 and N12 to invert an input signal is connected in a symmetrical structure, and the P-MOS transistor (P-MOS transistor) is connected to an output terminal Vref 1 of the circuit. P13 and P14 are circuits connected to each other. The output of the first output terminal Vref 1 is used as the first reference voltage Vref 1, and the output Vref of the final output terminal is converted to the second reference voltage Vref. use.
여기서 상기 제 1 기준전압(Vref 1)으로 사용하고, 최종 출력단의 출력(Vref)을 제 2 기준전압(Vref)으로 사용한다.Here, the first reference voltage Vref 1 is used, and the output Vref of the final output terminal is used as the second reference voltage Vref.
여기서 상기 제 1 기준전압(Vref 1)은 전압 'VCC-Vt'의 전압 레벨값을 갖는다.Here, the first reference voltage Vref 1 has a voltage level of the voltage 'VCC-Vt'.
상기와 같은 기준 전압 발생기에서 출력되는 일정전압을 인가받아 동작하는 백 바이어스 전압 레벨 검출 회로는 제3도와 같이 도시할 수 있는 바, 소스단으로는 전원전압을 인가받으며 게이트 단으로는 상기 기준 전압 발생기에서 출력되는 제 1 기준전압을 인가받는 복수개의 P-모스 트랜지스터(P15, P16, P17)와; 상기 P-모스 트랜지스터(P15)의 드레인단에 연결되며, 게이트단은 접지되고, 소스단은 백 바이어스 전압에 연결된 N-모스 트랜지스터(N13)와; 노드 1에 게이트단이 연결되며, P-모스 트랜지스터(P18)의 소스단은 상기 P-모스 트랜지스터(P16)에 연결되고, N-모스 트랜지스터(N14)의 소스단은 접지단에 연결된 타 N-모스 트랜지스터(N16)에 연결된 모스 인버터와; 노드 2에 게이트단이 연결되며, P-모스 트랜지스터(P19)의 소스단은 상기 P-모스 트랜지스터(P17)에 연결되고, N-모스 트랜지스터(N15)의 소스단은 접지단에 연결된 타 N-모스 트랜지스터(N17)에 연결된 모스 인버터와; 노드 3의 신호를 연속 반전시켜 최종 백 바이어스 인에이블 신호(BBE)를 출력하는 복수개의 인버터(INV1, INV2); 및 상기 백 바이어스 인에이블 신호의 상태에 따라 동작되는 차지 펌핑부(1)를 포함한다.The back bias voltage level detection circuit operating by receiving a constant voltage output from the reference voltage generator as shown in FIG. 3 can be illustrated as shown in FIG. 3. The source voltage is applied to the source terminal and the reference voltage generator is used as the gate terminal. A plurality of P-MOS transistors (P15, P16, and P17) to which the first reference voltage output from the P-MOS transistor is applied; An N-MOS transistor N13 connected to a drain terminal of the P-MOS transistor P15, a gate terminal of which is grounded, and a source terminal of which is connected to a back bias voltage; A gate terminal is connected to the node 1, a source terminal of the P-MOS transistor P18 is connected to the P-MOS transistor P16, and a source terminal of the N-MOS transistor N14 is connected to the other terminal N-. A MOS inverter connected to the MOS transistor N16; A gate terminal is connected to the node 2, a source terminal of the P-MOS transistor P19 is connected to the P-MOS transistor P17, and a source terminal of the N-MOS transistor N15 is connected to the other terminal N-. A MOS inverter connected to the MOS transistor N17; A plurality of inverters INV1 and INV2 for continuously inverting the signal of node 3 to output the final back bias enable signal BBE; And a charge pumping unit 1 operated according to a state of the back bias enable signal.
상기와 같이 구현된 본 발명 회로의 동작은 다음과 같이 실행된다.The operation of the circuit of the present invention implemented as described above is executed as follows.
기준 전압 발생기에서 제공되는 제 1 기준전압(Vref 1)을 인가받은 각각의 P-모스 트랜지스터(P15, P16, P17)는 상기 제 1 기준전압이 각 P-모스 트랜지스터(P15, P16, P17)에 인가되는 전압(VCC)보다 로우 레벨이므로 턴-온되며, 이때 흐르는 전압이 백 바이어스 인에이블 신호로 출력되는가의 여부는 N-모스 트랜지스터(N13)의 턴-온/오프 여부에 따라 결정되는 바, 이 N-모스 트랜지스터(N13)는 항상 턴-온 상태에 있다가 백 바이어스 전압(VBB)이 접지전압 보다 하이 레벨이 되면 턴-오프 상태가 된다.Each of the P-MOS transistors P15, P16, and P17 applied with the first reference voltage Vref 1 provided from the reference voltage generator has the first reference voltage applied to each of the P-MOS transistors P15, P16, and P17. It is turned on because it is lower than the applied voltage VCC, and whether or not the flowing voltage is output as a back bias enable signal is determined depending on whether the N-MOS transistor N13 is turned on or off. The N-MOS transistor N13 is always in a turn-on state and is turned off when the back bias voltage VBB is higher than the ground voltage.
따라서 백 바이어스 전압이 접지 전압 보다 로우 레벨인 '-'전압일 경우에는 상기 P-모스 트랜지스터(P15)에서 흐르는 전압이 많이 상쇄되어 노드 1의 값이 '로우' 레벨이 되므로 노드 2의 레벨은 '하이'가 되며, 노드 3의 레벨은 '로우'가 된다.Therefore, when the back bias voltage is a '-' voltage lower than the ground voltage, the voltage flowing through the P-MOS transistor P15 is canceled out so that the value of node 1 becomes a 'low' level, so the level of node 2 is' High ', and node 3's level is' low'.
이에 따라 최종적인 백 바이어스 인에이블 신호는 '로우' 상태가 되어 차지 펌핑부(1)는 동작하지 않게된다.As a result, the final back bias enable signal becomes 'low' so that the charge pumping unit 1 does not operate.
상기와 반대로 백 바이어스 전압이 접지 전압 보다 높은 레벨이 되면 상기 N-모스 트랜지스터(N13)는 턴-오프되어 노드 1의 레벨은 '하이' 상태가 되고, 노드 2는 '로우' 레벨이 되며, 노드 3은 '하이' 레벨이 된다.On the contrary, when the back bias voltage is higher than the ground voltage, the N-MOS transistor N13 is turned off so that the level of node 1 becomes 'high' and the node 2 becomes 'low' level. 3 is the 'high' level.
이에 따라 백 바이어스 인에이블 신호는 '하이' 레벨이 되어 차지 펌핑부(1)를 동작시켜, 상기 백 바이어스 전압이 다시 접지 전압 보다 낮은 레벨이 되도록 한다.Accordingly, the back bias enable signal is set to a 'high' level to operate the charge pumping unit 1 so that the back bias voltage is again lower than the ground voltage.
이와 같이 동작하는 본 발명의 백 바이어스 전압 발생기는 상기에서 설명된 바와 같이 상기 백 바이어스 레벨 검출기에 인가되는 전압이 종래 처럼 가변될 수 있는 VCC 전압이 아닌 항상 일정한 전압을 제공하는 기준전압 발생기에서 인가되는 전압이므로 백 바이어스 인에이블 신호가 안정적인 상태로 출력된다.The back bias voltage generator of the present invention operating as described above is applied from a reference voltage generator that provides a constant voltage at all times, not a VCC voltage in which the voltage applied to the back bias level detector can be varied as conventionally, as described above. Because of this voltage, the back bias enable signal is output in a stable state.
따라서 차지 펌핑부(1) 또한 안정적인 조건에서 항상 동작하게 된다.Therefore, the charge pumping part 1 also always operates in a stable condition.
이상에서 상세히 설명한 바와 같이 본 발명은 디램 회로에 정전압 VBB를 공급하므로 인해 VCC의 변화에 따른 리프레쉬 타임의 열화를 방지하여 리프레쉬 특성을 약 10정도 향상시키는 잇점이 있으며, 리프레쉬 특성 개선을 위한 공정실험도 줄일 수 있어 제품 생산 시간을 단축시키는 잇점이 있다.As described above in detail, since the present invention supplies the constant voltage VBB to the DRAM circuit, the refresh time is prevented from deteriorating due to the change of the VCC. There is an advantage to improve the degree, and process experiments for improving the refresh characteristics can also be reduced, which has the advantage of shortening the product production time.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.
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