KR100227203B1

KR100227203B1 - 연산장치

Info

Publication number: KR100227203B1
Application number: KR1019970006620A
Authority: KR
Inventors: 료지 마루야마
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1996-03-01
Filing date: 1997-02-28
Publication date: 1999-10-15
Anticipated expiration: 2017-02-28
Also published as: DE69730545D1; DE69730545T2; KR970066577A; EP0793106A2; CN1163436A; US5924050A; EP0793106A3; EP0793106B1; CN1104693C; TW396276B

Abstract

본 발명은 측정계의 전압 및 전류에 의하여 전력이나 전기에너지를 계산하는 연산장치에 관한 것이다. 본 발명의 연산장치는 제1 및 제2의 1비트 A/D컨버터는 측정계의 전압과 전류에 정비례한 각 입력전압을 각각 1비트 코드로 변환한다. 제1 및 제2의 업다운 카운터의 업다운 카운트는 제1 및 제2의 1비트 A/D컨버터의 출력인 각 1비트 코드와 각 입력전압의 A/D변환치에 따라 제어된다. 래치는 현 입력 데이터 보다 1클록 앞선 데이터를 보존하여, 그 데이터를 출력한다. 가·감산기는 제1 및 제2의 업다운 카운터의 각 출력 데이터와 수치 1을, 제1 및 제2의 1비트 A/D컨버터의 출력 데이터의 각각과 각 출력 데이터의 배타적 OR치의 제어하에 래치의 출력 데이터에 가·감산하여, 각 입력전압의 곱에 비례한 연산 데이터를 래치에 출력한다. 가산기는 래치의 출력 데이터를 적분한다.

Description

연산장치

본 발명은 피측정계의 전압 및 전류에 의거해서 전력이나 전력량(전기에너지)을 계산하는 연산장치에 관한 것이다.

전력이나 전력량을 계산하는 종래의 연산장치에는, 예를 들어 도1에 나타낸 연산장치 등이 있다. 도1에서 부호 T1, T2는 피측정계의 전압과 전류에 정비례한 각 전압 V1, A1이 입력되는 입력단자를, 201, 202는 전압 V1, A1을 각각 디지털치로 변환하는 제1 및 제2의 A/D컨버터를, 203은 제1 및 제2의 A/D컨버터(201, 202)로부터 출력된 디지털치를 소정의 시간간격으로 소프트웨어에 의해서 승산 및 적산하는 CPU를 각각 표시한다. 이 연산장치는 전력 W=V1·A1cos_Ψ를 계산할 수가 있다. 그러므로 이 연산장치는 통상, 전력을 1기간 이상 적산하여 적산된 전력을 단위시간당의 전력으로 변경하면 전력계(wattmeter)로 기능하며, 또한 전력을 무한시간에 걸쳐 적산하면 적산전력계(watthour meter)로도 기능한다.

반면에 종래의 연산장치에 의해 무효전력을 계산할 경우에는 Q=V1·A1sin_Ψ을 계산하여야 하므로 90°상전이(phase shift)할 필요가 있다. 종래에는 실용상 전압 V1을 더 용이하게 상전이할 수 있기 때문에 무효전력을 계산할 때에는 CPU(203)가 전압 V1을 상전이 처리하여 왔다.

그러나 종래에는 연산장치로 전력과 무효전력의 양자를 모두 계산할 경우에 하기와 같은 여러가지 문제가 존재한다.

(a) CPU에 내장된 소프트웨어에 의하여 승산을 실행하기 때문에, 승산의 지령처리에 많은 시간을 요한다.

(b) CPU에 내장된 소프트웨어에 의해서 승산을 실행하기 때문에 소프트웨어가 계산하기에 바빠서, CPU는 다른 작업을 실행하기가 어렵다.

(c) A/D변환에 많은 시간을 요하므로, A/D컨버터를 사용하여 샘플링 주파수를 증가시키기가 어렵다. 또한 변환의 정밀도를 개선하기 위해 A/D컨버터에 요하는 비트수를 증가할 경우에는, 변환에 요하는 시간이 길어질 뿐만 아니라 연산장치가 고가로 된다.

그리고 특히 무효전력을 계산할 경우에는 CPU에 내장된 소프트웨어에 의해서 전압 V1의 데이터를 상전이하기 때문에, 예를 들어 A/D컨버터의 출력이 16비트의 데이터이면 16비트 전체를 상전이하여야 한다. 그 밖에도 복잡한 처리나 과대한 메모리 및 레지스터를 요하는 등의 문제가 있다.

본 발명은 상기와 같은 과제를 감안하여 이루어진 것으로서, 본 발명의 목적은 전체가 하드웨어에 의한 전력계 및 적산전력계로 구성하거나 또는 소프트웨어처리를 최소화하여 CPU의 크기를 감소시킴으로써 시스템을 저가로 하고, 연산장치를 LSI로 형성하여 연산장치의 크기를 감소시킴으로써 아날로그장치 수의 감소에 따른 저가를 실현하고, 샘플링 주파수를 증가시킴으로써 높은 정밀도로 연산을 실행할 수 있는 연산장치를 제공하는 데 있다.

본 발명의 다른 목적은 유효전력의 계산에 사용하는 상기 연산장치에 하드웨어로서 간단한 상전이회로만을 부가함으로써, 무효전력을 계산할 수 있는 연산장치를 제공하는 데 있다.

도1은 종래의 연산장치를 나타낸 블록 회로도.

도2는 본 발명의 제1실시예에 의한 연산장치의 구성을 나타낸 블록 회로도.

도3a∼3g는 본 발명의 제1실시예에 의한 연산장치의 동작을 설명하기 위한 각 부의 파형도.

도4a∼4d는 본 발명에 의한 가·감산기의 가·감산계산의 내용을 나타낸 도면.

도5는 본 발명의 제2실시예에 의한 연산장치의 구성을 나타낸 블록 회로도.

도6은 본 발명의 제3실시예에 의한 연산장치의 구성을 나타낸 블록 회로도.

도7은 본 발명의 제3실시예에 의한 연산장치에 사용되는 지연회로의 예를 나타낸 회로도.

상기한 목적을 달성하기 위하여, 피측정계의 전압과 전류에 정비례한 각 입력전압을 각각 1비트 코드로 변환하는 제1의 1비트 A/D컨버터 및 제2의 1비트 A/D컨버터와; 상기 제1의 1비트 A/D컨버터 및 상기 제2의 1비트 A/D컨버터로부터 출력되는 상기 각 1비트 코드에 따라 클록단자의 업다운 카운트가 각각 제어되며, 상기 각 입력전압의 A/D변환치를 출력하는 제1의 업다운 카운터 및 제2의 업다운 카운터와; 현 입력 데이터보다 1클록만큼 앞선 데이터를 유지하여, 이를 출력하는 래치와; 상기 제1의 1비트 A/D컨버터 및 제2의 1비트 A/D컨버터의 각 출력 데이터와 상기 각 출력 데이터의 배타적 OR치의 제어하에서, 상기 제1의 업다운 카운터 및 제2의 업다운 카운터의 각 출력 데이터와 수치 1을 상기 래치의 출력 데이터에/로부터 가·감산하여, 상기 각 입력전압의 곱에 비례한 연산 데이터를 상기 래치에 출력하는 가·감산기와; 상기 래치로부터 출력되는 상기 가·감산기의 상기 연산 데이터를 적산하여 전력량 데이터를 출력하는 가산기를 구비한 연산장치를 제공한다.

상기한 구성에 의하면, 피측정계의 전압과 전류에 정비례한 입력전압의 각각은 제1의 1비트 A/D컨버터 및 제2의 1비트 A/D컨버터에 의해 각각 1비트 코드로 변환된다. 각 입력전압의 A/D변환치는 제1의 업다운 카운터 및 제2의 업다운 카운터에 의해 얻어진다. 입력전압의 곱에 비례한 산출 데이터는 A/D변환치에 의거해서 얻어진다. 전력량은 가산기에 의해 산출 데이터를 가산함으로써 측정한다. 전력량 연산장치는 전체가 하드웨어로 구성되므로, CPU에 내장된 소프트웨어를 개재하지 않고 계산할 수가 있다. 아날로그부는 단지 1비트 A/D컨버터와 같이 아주 적은 수의 장치만을 필요로 하므로, 연산장치를 LSI로 형성할 경우에는 연산장치를 소형화 할 수가 있다. 또한 샘플링 주파수를 높일 경우에는 A/D컨버터부의 동작을 높은 정밀도로 달성할 수가 있다.

본 발명의 바람직한 실시예에 의하면 상기 가산기로부터 출력된 데이터는 소정의 시간간격으로 클리어된다. 이와 같은 구성에 의해 전력 연산장치를 실현할 수가 있다.

상기한 목적을 달성하기 위하여, 상기와 같은 구성 이외에 상기 제1의 1비트 A/D컨버터 및 상기 제1의 업다운 카운터 사이에 설치되어, 상기 제1의 1비트 A/D컨버터의 출력 데이터를 상기 피측정계의 전압에 정비례한 입력전압의 1/4 위상시간만큼 지연시키고, 지연된 입력 데이터를 상기 제1의 업다운 카운터에 출력하는 지연회로를 더 구비한 연산장치를 제공한다.

이와 같은 구성에 의하면, 상기 전력량 연산장치의 경우와 동등한 이점을 갖는 무효 전력량 연산장치를 실현할 수가 있다.

상기한 목적을 달성하기 위하여, 상기와 같은 구성 이외에 상기 피측정계의 상기 전압에 정비례한 상기 입력전압의 주파수를 순차적으로 검출하여, 상기 주파수의 정보를 상기 지연회로에 공급하는 주파수 검출회로를 더 구비한 연산장치를 제공한다.

이와 같은 구성에 의하면, 피측정계의 전압의 주파수가 변화할지라도 1/4 위상의 시간적 지연을 정확하게 얻을 수가 있다.

본 발명의 바람직한 실시예에 의하면, 상기 지연회로는 직렬로 접속되어 기준신호로서 클록 Φ와 동기하여 동작하며, 상기 제1의 1비트 A/D컨버터의 출력신호가 제1단계에 입력되는 복수의 시프트 레지스터와; 상기 주파수 검출회로의 출력신호를 복호화하는 디코더와; 상기 디코더의 출력신호를 수신하는 한 쪽의 입력단자와 상기 복수의 시프트 레지스터의 각 출력신호를 수신하는 다른 쪽의 입력단자를 갖는 복수의 AND 게이트와; 상기 복수의 AND 게이트의 각 출력신호를 수신하는 OR 게이트를 구비한다.

본 발명의 바람직한 실시예에 의하면, 상기 가산기로부터 출력된 데이터는 소정의 간격으로 클리어된다. 이와 같은 구성에 의해 무효전력 연산장치를 실현할 수가 있다.

본 발명의 바람직한 실시예에 의하면, 상기 제1의 업다운 카운터, 상기 제2의 업다운 카운터, 상기 래치, 상기 가·감산기 및 상기 가산기의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행된다.

이와 같은 구성에 의하면, 종래의 연산장치에 비해 적어도 전력량, 전력, 무효 전력량, 무효전력을 높은 정밀도로 그리고 저가로 계산할 수 있는 연산장치를 실현할 수가 있다.

본 발명의 특징, 원리 및 용도는 도면을 참조하여 설명되는 하기의 설명에서 더욱 명백해질 것이다.

실시예

이하, 본 발명의 실시예를 도면을 참조하여 자세히 설명한다.

도2는 본 발명의 제1실시예에 의한 연산장치의 구성을 나타낸다. 도2에서 부호 T1, T2는 피측정계의 전압과 전류에 정비례한 각 전압 V1, A1이 입력되는 입력단자를 표시한다. 부호 101,102는 비교기(103,104), 적산기(105,106) 및 D형 플립플롭(107,108)이 각각 내장되고, 입력전압 V1, A1을 각각 펄스열 f(n), g(n)으로 부호화(코드화)하여 출력하는 델타변조기라 불리우는 제1 및 제2의 A/D컨버터를 표시한다. 제1 및 제2의 1비트 A/D컨버터의 출력 시점(timing)은 클록 Φ에 동기해서 결정된다. 구체적으로는 제1의(또는 제2의) 1비트 A/D컨버터(101)(또는 102)에서 비교기(103)(또는 104)는 클록 Φ의 상승시에 적산기(105)(또는 106)의 출력전압 F(n)(또는 G(n))과 입력전압 V1(또는 A1)을 비교하여, V1Fa(n)(또는 A1Ga(n))일 경우에는 H레벨의 신호를 D형 플립플롭(107)(또는 108)을 통해 출력하고, 그 후에 적산기(105)(또는 106)의 출력을 +Δv만큼 증분한다. 반면에 V1 Fa(n)(또는 A1Ga(n))일 경우에는 비교기(103)(또는 104)는 L레벨의 신호를 D형 플립플롭(107)(또는 108)을 통해 출력하고, 그 후에 적산기(105)(또는 106)의 출력을 -Δv만큼 증분, 즉 +Δv만큼 감소시킨다. 부호 109, 110은 1비트 A/D컨버터(101,102)의 출력 f(n), g(n)에 따라 업다운 카운트가 제어되고, 클록 Φ의 수를 계수하는 제1 및 제2의 업다운 카운터를 표시한다. 제1 및 제2의 업다운 카운터(109, 110)의 출력은 상기 각 입력전압 V1, A1의 A/D변환치인 Fd(n-1), Gd(n-1)로 주어진다. 부호 111은 제1 및 제2의 1비트 A/D컨버터(101, 102)의 출력 f(n), g(n)의 배타적 OR 출력 h(n)을 출력하는 배타적 OR 게이트를 표시한다. 부호 112는 4개의 입력 A, B, C 및 D(즉 래치(113)의 출력치 W(n-1), 제1의 업다운 카운터(109)의 출력치 Fd(n-1), 제2의 업다운 카운터(110)의 출력치 Gd(n-1) 및 수치 1을 가산 및 감산하는 가·감산기를 표시한다. 가·감산기(112)의 입력 B, C 및 D에 대해서는 가·감산기(112)의 (+/-)단자에 입력되는 각 신호(즉 f(n), g(n), h(n))에 따라 가산 및 감산중의 어느 쪽인가가 결정된다. 즉 (+/-)단자가 H레벨이면 가산이 실시되고, (+/-)단자가 L레벨이면 감산이 실시된다. 가·감산기(112)의 출력은 순간 입력전압의 곱 V1·A1에 비례하는 값 W(n)으로 주어진다. 부호 113은 클록 Φ에 의거해서 출력 W(n)보다 1클록 앞선 가·감산기(112)의 신호 W(n-1)를 래치하는 래치를 표시한다. 부호 114는 클록 Φ의 시점에서 래치(113)의 출력 W(n-1)과 0으로부터 1클록 전회까지의 가산기(114) 자체의 총 합계, 즉 W(i)를 i가 1로부터 (n-2)까지 적산한 적산치 W(i)를 가산하는 가산기를 표시한다. 그 결과, 순간 입력 전압 V1, A1을 곱한 값의 적산치 ∫ w(i)가 얻어진다.

다음에 상기와 같이 구성된 연산장치의 동작을 도 3a∼3g를 참조하여 설명한다. 도 3a∼3g는 연산장치의 각 부에서의 파형도를 나타낸다. 도 3a의 V1과 도 3d의 A1은 각각 피측정계의 전압 및 전류에 정비례한 전압을 표시한다. 도 3c의 f(n)과 도 3f의 g(n)은 각각 델타변조의 V1, A1에 의해 얻어진 펄스를 표시한다. 이 펄스치는 +1 또는 -1로만 한정된다. 도 3b의 Fa(n)과 도 3e의 Ga(n)은 입력전압 V1, A1 각각의 부호치인, 제1 및 제2의 1비트 A/D컨버터(101, 102)의 적산기(105, 106)의 출력을 표시한다. 도 3g의 n은 도 3a∼3f의 n회째를 표시한다.

제1실시예에 의한 연산장치의 목적은 입력전압 V1, A1을 승산하는 데 있다. V1은 실질적으로 F(n)과 동일하고 A1은 실질적으로 G(n)과 동일하므로, F(n)·G(n)=W(n)으로 정의할 수가 있다. 제1의 1비트 A/D컨버터(1O1)의 n회째 동작까지의 출력을 f(1), f(2), f(3),…, f(n)이라 상정하면, 그 때의 적산기(105)의 출력전압 Fa(n)은

[수학식 1]

Fa(n) =(f(1)+f(2)+f(3)+…+f(n))·ΔV

으로 표시된다.

또한 제1의 업다운 카운터(109)의 출려의 업다운 카운트는 클록 Φ의 수를 계수하기 위해 f(n)에 의해 제어되므로, 디지털 부호화된 Fa(n)의 값인 Fd로 출력을 산출할 수가 있다. 그러나 클록 Φ에 관해서는 값 Fd(n) 대신에 (n-1)째의 값인 Fd(n-1)이 출력된다. 여기서 계산치 F(n)·G(n)=W(n)은

[수학식 2]

W(n)=F(n)·G(n)

=(f(1)+f(2)+f(3)+…+f(n))· (g(1)+g(2)+g(3)+…+g(n))

=(F(n1)+f(n))·(G(n-1)+g(n))

로 표시된다.

단 수학식 2에서 f(n)=± 1 및 g(n)=± 1이므로, 수학식 2는 하기의 4가지 경우 (I)∼(IV)로 표시된다.

[수학식 3]

(I) f(n)=+1 및 g(n)=+1일 경우

W(n)=(F(n-1)+f(n))· (G(n-1)+g(n))

=F(n-1)· G(n-1)+F(n-1)+G(n-1)+1

=W(n-1)+F(n-1)+G(n-1)+1

[수학식 4]

(II) f(n)=+1 및 g(n)=-1일 경우

W(n)=(F(n-1) +f(n))· (G(n-1)+g(n))

=F(n-1)· G(n-1)-F(n-1)+G(n-1)-1

=W(n-1) -F(n-1)+G(n-1)-1

[수학식 5]

(III) f(n)=-1 및 g(n)=+1일 경우

W(n)=(F(n-1)+f(n))·(G(n-1)+g(n))

=F(n-1)·G(n-1)+F(n-1)-G(n-1)-1

=W(n-1)+F(n-1)-G(n-1)-1

[수학식 6]

(IV) f(n)=-1 및 g(n)=-1일 경우

W(n)=(F(n-1) +f(n))· (G(n-1) +g(n))

=F(n-1)· G(n-1)-F(n-1)-G(n-1)+1

=W(n-1)-F(n-1)-G(n-1)+1

그러므로 클록 Φ의 1클록 지연을 이용하여 래치(113)에 의해 가·감산기(112)의 출력 W(n)을 W(n-1)로서 샘플링한 후에, 래치(113)의 출력 데이터 W(n-1)과, 제1의 업다운 카운터(109)의 출력 데이터 Fd(n-1)과, 제2의 업다운 카운터(110)의 출력 데이터 Gd(n-1)과, 수치 1을 가·감산기(112)에 의해 가·감산하면 W(n)이 산출된다.

도 4a∼4d에는 이러한 가·감산 계산의 내용이 알기 쉽게 도시되어 있다. 상기 (I)∼(IV)의 경우는 각각 도 4a∼4d에 대응한다. 각 도면에서 실선으로 둘러싸인 부분은 W(n)에 해당되고, 점선으로 둘러싸인 부분은 W(n-1)에 해당된다. 우측 하부로 경사진 사선부분은 F(n-1)에 해당되고, 좌측 하부로 경사진 사선부분은 G(n-1)에 해당된다.

상기 (I)의 경우에는 도 4a에 나타낸 바와 같이, W(n)을 얻기 위해서 F(n-1) 및 G(n-1)을 W(n-1)에 가산하여도 1만큼 부족하게 되므로, 1을 가산한다. 상기 (II)의 경우에는 도 4b에 나타낸 바와 같이, W(n)을 얻기 위해서 F(n-1)을 W(n-1)로부터 감산하고, 그 결과치에 G(n-1)을 가산하면 1만큼 과도하게 가산되므로, 1을 감산한다. 상기 (III)의 경우에는 도 4c에 나타낸 바와 같이, W(n)을 얻기 위해서 F(n-1)을 W(n-1)에 가산하고, 그 결과치로부터 G(n-1)을 감산하면 1만큼 과도하게 가산되므로, 1을 감산한다. 상기 (IV)의 경우에는 도 4d에 나타낸 바와 같이, W(n)을 얻기 위해서 F(n-1) 및 G(n-1)을 W(n-1)로 부터 감산하면 1만큼 부족하게 되므로, 1을 가산한다.

각 출력 데이터 Fd(n-1), Gd(n-1)및 1의 가·감산은 각각 g(n), f(n), h(n)(즉 f(n) 및 g(n)의 배타적 nor)에 의해 제어된다. 따라서 가·감산기(112)의 출력 데이터는 입력전압의 곱 V1·A1에 비례한 값 W(n)으로 얻어진다. 또한 이 W(n)은 V1, A1의 n회째의 순간 승산치이므로, 실제적인 전력이나 전력량을 계산하기 위해서는 V1·A1=W(n)이나 W(n-1)의 적산치가 필요하다. 이를 위해서 가산기(114)는 W(n-1)과 가산기(114) 자체의 출력 데이터, 즉 W(i)를 i가 1로부터 (n-2)까지 적산한 적산치를 가산함으로써 적산을 실행한다.

상기 구조와 이점을 갖는 제1실시예에 의하면, 가산기(114)가 무한적인 적산을 실행하는 경우에 전력량 측정용의 전력량 연산장치를 실현할 수가 있다.

상술한 바와 같이 제1실시예에 의하면, 전력량 연산장치를 전부 하드웨어로 구성할 수 있으므로, CPU에 소프트웨어를 내장하는 일이 없이 계산을 실행할 수 있어서, CPU의 크기를 감소시킬 수가 있다. 연산장치는 단지 1비트 A/D컨버터와 같이 극히 적은 수의 장치만을 필요로 하므로, 연산장치를 LSI로 형성하면 장치의 소형화가 이루어져서, 연산장치가 저가로 된다. 또한 샘플링 주파수를 크게 하면 A/D컨버터부의 동작을 고정밀도로 할 수가 있다.

또한 가산기(114)가 어떤 고정된 시간, 예컨대 1초가 경과할 때마다 클리어되거나, 또는 측정되는 교류신호가 계수되고, 적산된 결과치가 단위시간당의 값으로 변환되는 몇 기간마다 클리어되는 경우에는, 전력측정용 전력 연산장치를 실현할 수가 있다.

또한 제1 및 제2의 업다운 카운터(109, 110) 이후 단계의 처리의 일부 또는 전부를 CPU의 소프트웨어에 의해서 실행할 경우에는 전력 연산장치나 전력량 연산 장치를 저가로 제조할 수가 있다. 특히 가·감산기(112) 이후 단계의 처리를 CPU의 소프트웨어에 의해서 실행하면 실용적이고 효율적이 된다.

제1실시예에서는 가산기(114)의 입력 데이터로서 래치(113)의 출력 W(n-1) 대신에 가·감산기(112)의 출력 W(n)을 사용할 수가 있다. 또한 델타변조기(1비트 A/D컨버터(101,102))가 델터-시그마 변조기로 구성될 경우에도 상기와 같은 동작과 이점을 얻을 수가 있다.

도 5는 무효전력이나 무효 전력량을 계산할 수 있는 본 발명의 제2실시예에 의한 연산장치의 구성을 나타낸다. 상술한 바와 같이 무효전력이나 무효 전력량을 계산하기 위해서는 90。상전이가 필요한데, 이를 위해서 제2실시예에서는 제1의 1비트 A/D컨버터(101)와 제1의 업다운 카운터(109) 사이에 지연회로(115)가 설치되어 있다. 이 지연회로(115)는, 예를 들어 시프트 레지스터, 디지털 PLL, CDD 등으로 구성된다. 지연회로(115)는 제1의 1비트 A/D컨버터(101)의 출력 f(n)을 단자(T1)에 입력되는 신호의 1/4 위상시간(예를 들어 신호의 주파수가 50Hz의 경우에는 5ms)만큼 지연시킨 후, 지연된 출력 f(n)을 신호 fr(n)으로서 출력한다.

제1 및 제2의 1비트 A/D컨버터(101, 102), 제1 및 제2의 업다운 카운터(109, 110), 가·감산기(112), 래치(113) 및 가산기(114)의 동작은 제1실시예에서 사용한것들과 동일하다. 그러나 제2실시예에서는 지연회로(115)에 의해 신호 f(n)이 90°만큼 상전이되므로, 가·감산기(112)는 Fr(n)·G(n)을 계산함으로써 무효전력이나 무효 전력량을 산출할 수가 있다.

도 6은 본 발명의 제3실시예에 의한 연산장치의 구성을 나타낸다. 제3실시예에서는 제2실시예의 구성에다 주파수 검출회로(116)를 더 부가한다. 이 주파수 검출회로(116)는 신호 V1의 주파수를 순차적으로 검출한 후, 그 정보를 지연회로(115)에 공급한다. 지연회로(115)는 신호 V1의 주파수 정보를 주파수 검출회로(116)로부터 수신하기 때문에, 신호 f(n)의 상전이가 정확히 이루어진다.

도 7은 본 발명의 제3실시예의 지연회로(115)의 구성을 자세히 나타낸 것이다. 도 7에서 지연회로(115)는 서로 직렬로 접속되어 기준신호로서 클록 Φ에 의거해서 동작하며, 제1의 1비트 A/D컨버터(101)의 출력신호 f(n)이 시프트 레지스터의 제1단계에 입력되는 복수의 시프트 레지스터(122)와; 주파수 검출회로(116)의 출력신호를 복호화하는 디코더(121)와; 디코더(121)의 출력신호를 각각 수신하는 한 쪽의 입력단자와 복수의 시프트 레지스터(122)의 각 출력신호를 수신하는 다른 쪽 입력단자를 갖는 복수의 AND 게이트(123)와; 복수의 AND 게이트(123)의 각 출력신호를 수신하는 OR 게이트(124)를 구비한다.

AND 게이트(123) 및 OR 게이트(124)는 복수의 시프트 레지스터(122)의 적당한 단계에서 출력을 선택한 후, 이 출력을 신호 fr(n)으로서 출력한다. 이와 같은 구성에 의하면, 신호 V1의 주파수가 변동하더라도 신호 f(n)은 주파수 검출회로(116)로부터 공급된 주파수 정보에 따라 정확히 상전이할 수가 있다.

본 발명에 의하면, 연산장치의 전체가 하드웨어로 구성되므로 CPU에 내장된 소프트웨어를 개재하지 않고 계산할 수가 있으며, 아날로그부는 단지 1비트 A/D컨버터와 같이 아주 적은 수의 장치만을 필요로 하므로 연산장치를 LSI로 형성할 경우에는 연산장치를 소형화할 수가 있다. 또한 샘플링 주파수를 높일 경우에는 A/D컨버터부의 동작을 높은 정밀도로 달성할 수가 있다.

또한 본 발명에 의하면, 피측정계의 전압의 주파수가 변화할지라도 1/4 위상의 시간적 지연을 정확하게 얻을 수가 있다.

또한 본 발명에 의하면, 종래의 연산장치에 비해 적어도 전력량, 전력, 무효전력량, 무효전력을 높은 정밀도로 그리고 저가로 계산할 수 있는 연산장치를 실현할 수가 있다.

본 발명은 여러가지 변형이나 적용이 가능하다는 것은 당업자에게는 명백할 것이며, 본 특허청구의 범위내에서 각종 수정 변경이 가능함은 물론이다.

Claims

(정정) 피측정계의 전압과 전류에 정비례한 각 입력전압을 각각 1비트 코드로 변환하는 제1의 1비트 A/D컨버터(101) 및 제2의 1비트 A/D컨버터(102)와; 상기 제1의 1비트 A/D컨버터(101) 및 상기 제2의 1비트 A/D컨버터(102)로부터 출력된 상기 각 1비트 코드에 따라 클록단자의 업다운 카운트가 각각 제어되며, 상기 각 입력전압의 A/D변환치를 출력하는 제1의 업다운 카운터(109) 및 제2의 업다운 카운터(110)와; 현 입력 데이터보다 1클록만큼 앞선 데이터를 유지하여, 이를 출력하는 래치(113)와;상기 제1의 1비트 A/D컨버터(101) 및 제2의 1비트 A/D컨버터(102)의 각 출력 데이터와 상기 각 출력 데이터의 배타적 OR치의 제어하에서, 상기 제1의 업다운 카운터(109) 및 제2의 업다운 카운터(110)의 각 출력 데이터와 수치 1을 상기 래치(11)의 출력(113)의 출력 데이터에/로부터 가·감산하여, 상기 각 입력전압의 곱에 비례한 연산 데이터를 상기 래치(113)에 출력하는 가·감산기(112)와; 상기 래치(113)로부터 출력되는 상기 가·감산기(112)의 상기 연산 데이터를 적산하여 전력량 데이터를 출력하는 가산기(114)를 구비한 것을 특징으로 하는 연산장치.
(정정) 제1항에 있어서, 상기 가산기(114)로부터 출력된 데이터는 소정의 시간간격으로 클리어되는 것을 특징으로 하는 연산장치.
(정정) 제1항에 있어서, 상기 제1의 1비트 A/D컨버터(101) 및 상기 제1의 업다운 카운터(109) 사이에 설치되어, 상기 제1의 1비트 A/D컨버터(101)의 출력 데이터를 상기 피측정계의 전압에 정비례한 입력전압의 1/4 위상시간만큼 지연시키고, 지연된 입력 데이터를 상기 제1의 업다운 카운터(109)에 출력하는 지연회로(115)를 더 구비한 것을 특징으로 하는 연산장치.
(정정) 제3항에 있어서, 상기 피측정계의 상기 전압에 정비례한 상기 입력전압의 주파수를 순차적으로 검출하여, 상기 주파수의 정보를 상기 지연회로(115)에 공급하는 주파수 검출회로(116)를 더 구비한 것을 특징으로 하는 연산장치.
(정정) 제4항에 있어서, 상기 지연회로(115)는 직렬로 접속되어 기준신호로서 클록 φ와 동기하여 동작하며, 상기 제1의 1비트 A/D컨버터(101)의 출력신호가 제1단계 입력되는 복수의 시프트 레지스터(122)와; 상기 주파수 검출회로(116)의 출력신호를 복호화하는 디코더(121)와; 상기 디코더(121)의 출력신호를 수신하는 한 쪽의 입력단자와, 상기 복수의 시프트 레지스터(122)의 각 출력신호를 수신하는 다른 쪽의 입력단자를 갖는 복수의 AND 게이트(123)와; 상기 복수의 AND 게이트(123)의 각 출력신호를 수신하는 OR 게이트(124)를 구비한 것을 특징으로 하는 연산장치.
(정정) 제3항에 있어서, 상기 가산기(114)로부터 출력된 데이터는 소정의 간격으로 클리어되는 것을 특징으로 하는 연산장치.
(정정) 제4항에 있어서, 상기 가산기(114)로부터 출력된 데이터는 소정의 간격으로 클리어되는 것을 특징으로 하는 연산장치.
(정정) 제5항에 있어서, 상기 가산기(114)로부터 출력된 데이터는 소정의 간격으로 클리어되는 것을 특징으로 하는 연산장치.
(정정) 제1항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치
(정정) 제2항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.
(정정) 제3항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.
(정정) 제4항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.
(정정) 제5항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.
(정정) 제6항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.
(정정) 제7항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.
(정정) 제8항에 있어서, 상기 제1의 업다운 카운터(109), 상기 제2의 업다운 카운터(110), 상기 래치(113), 상기 가·감산기(112) 및 상기 가산기(114)의 기능의 적어도 일부는 CPU의 소프트웨어에 의해서 실행되는 것을 특징으로 하는 연산장치.