KR100223116B1 - 상태 머신 위상 동기 루프 - Google Patents

Abstract

디지탈 위상 고정 루프는 소정의 주파수를 갖는 제 2 신호에 제 1 신호를 동기화시킨다. 제 1 신호는 대개 소정의 주파수보다 더 큰 순간 주파수를 가지고 있기 때문에 제 2 신호에 대해 위상을 일정하게 얻는다. 디지탈 위상 고정 루프는 제 1 신호와 제 2 신호간의 소정의 위상 관계를 주기적으로 검출하여 소정의 위상 관계가 검출될 때 제 1 신호의 위상을 소정의 양만큼 확장시킴으로써 주기적인 보정 사이클을 실행한다. 바람직하게도, 제 1 신호는 클록 주파수를 가지고 주파수 분할기를 클록시킴으로써 발생되고, 또한 각 보정 사이클에 대한 1 클록 사이클동안 주파수 분할기의 클록을 금지시킴으로써 확장된다. 바람직하게도, 제 2 신호가 클록 신호에 의한 클록과 일치하는 소정의 논리 상태와 주파수 분할기의 소정의 상태를 가질때 소정의 위상 관계가 검출된다. 디지탈 위상 고정 루프는 데이타 프로세서 클록 주파수의 약수에서 각 프로세서의 디지탈 위상 고정 루프에서의 주파수 분할기의 초기 스테이지로부터 각 데이다 프로세서 클록을 취함으로써 데이타 프로세서 클록을 기준 클록에 동기화시키도록 데이터 프로세서 시스템에 사용될 수 있다.

Description

상태 머신 위상 동기 루프

제1도는 시스템 내의 데이타 처리 유닛을 동기시키기 위한 본 발명의 실시예에 따른 상태 머신 위상 동기 루프를 사용하는 데이타 처리 시스템의 블록도.

제2도는 본 발명의 특정 실시예의 동작에서의 위상 정정 사이클을 나타낸 흐름도

제3a도 내지 제3d도는 제2도의 흐름도의 각 상태에 대한 본 발명의 특정 실시예의 신호들간의 상대적인 위상 관계를 나타낸 타이밍도.

제4도는 본 발명의 상태 머신 위상 동기 루프의 제1 실시예를 도시한 블록도.

제5도는 제4도에 일반적으로 도시된 상태 머신 위상 동기 루프의 특정 회로를 개략적으로 도시한 도면.

제6도는 본 발명의 상태 머신 위상 동기 루프의 제2 실시예를 나타낸 블록도

제7도는 제6도에 일반적으로 도시된 상태 머신 위상 동기 루프의 특정 회로를 개략적으로 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 데이타 처리 시스템 11, 12 : 데이타 처리 유닛

13 : 데이타 버스 14 : 기준 클록 발생기

16, 17 : 상태 머신 위상 동기 루프 18, 19 : 상태 머신 클록 발생기

34 : 1차 위상 검출기 36 : 동기화 장치

41 : 2차 위상 검출기 44 : 래치 또는 레지스터

132 : 위상 확장기 134 : 주파수 분할기

137 : 디지탈 위상 검출기 138 : 디지탈 필터

본 발명은 일반적으로 디지탈 전자 장치, 보다 구체적으로는 데이타 처리 유닛을 동기시키는 위상 동기 루프에 관한 것으로, 특히 동기식 디지탈 논리를 사용하여 위상 변조 및 위상 검출을 행하는 위상 동기 루프에 관한 것이다.

데이타 처리 유닛들간의 비동기 경계(asynchronous boundary)를 거쳐 전송되는 신호를 동기시키는 데 필요한 대기 시간을 제거하는 데에는 동기식 인터페이스가 바람직하다. 왜냐하면, 이와 같은 대기 시간은 성능 결함에 직접적인 영향을 끼치기 때문이다.

데이타 처리 시스템에서 동기식 인터페이스를 실현하는 하나의 방법은 시스템 내의 데이타 처리 유닛에 대해 전역 클록(global clock)을 분배하는 것이다. 그러나, 현재의 회로 집적도 수준으로는 마이크로프로세서 또는 인터페이스 칩에 상당한 클록 부하가 걸리게 되어, 최종적인 클록 버퍼가 충분한 구동 능력을 갖기 전에 다수의 버퍼단을 필요로 한다. 이들 버퍼단에 기인하는 스큐(skew)는 최악의 경우 상당히 크게 되어, 시스템 설계상의 성능을 제약하게 된다. 전역 클록의 또다른 단점은 모든 부품들이 주어진 클록 주파수로만 동작하도록 제한된다는 점이다. 그러나, 데이타 프로세서의 주파수는 통상, 인터페이스 주파수보다도 훨씬 큰 편이다. 따라서, 데이타 처리 유닛의 클록을 낮은 주파수의 기준 클록에 동기화시킬 수있는 메카니즘을 갖는 것이 바람직하다.

디지탈 위상 동기 루프는 소망하는 동기화를 달성할 수 있다. 그러나, 종래의 디지탈 위상 동기 루프에는 몇 가지 단점이 있다. 종래의 디지탈 위상 동기 루프는 전압 제어형 발진기와 아날로그 루프 필터를 가지고 있다. 이들 구성 요소는 2차적인 노이즈 문제를 야기할 수 있는 오프칩(off-chip) 형태이거나 또는 구현에 필요한 영역이 상당히 커질 수 있는 온칩(on-chip) 형태일 수 있다. 또한, 디지털 위상 동기 루프와 관련하여 지터(jitter)가 존재하는데, 이는 클록의 위상을 수축(contraction)시킴으로써 성능에 악영향을 미친다. 또한, 특히 CMOS와 같은 일부 환경에서는 통상적으로 노이즈가 크고 지터가 점점 더 악화되어, 위상 동기 확보 및 유지 둘 모두가 어렵게 된다.

지연 동기 루프도 지연선의 지연을 제어함으로써 소망하는 동기화를 달성할수 있다. 그러나, 지연 동기 루프도 그와 관련된 몇 가지 단점 및 어려운 점이 있다. 지연선이 아날로그 제어 전압을 사용하는 경우, 종래의 위상 동기 루프에 관하여 전술한 동일한 문제점들이 있게 된다. 지연선이 디지탈 지연을 사용하는 경우에는, 지연 동기 루프를 감소시켜야 할 때 발생하는 클록 위상 수축 문제점이 발생한다.

따라서, 종래 기술에 의한 동기와 관련된 위험부담(risk), 성능 저하 및 제조 비용의 문제들을 제거하는 것이 바람직하다.

본 발명의 동기화 방법은, 제1 신호를 제2 신호에 동기시키는 방법에 있어서, 특정 주파수를 갖는 제2 신호 및 이 제2 신호의 특정 주파수보다도 더 큰 순간 주파수를 갖는 제1 신호를 제공하는 단계와, 상기 제1 신호와 상기 제2 신호간의 특정의 위상 관계를 검출하는 단계와, 상기 특정의 위상 관계가 검출되었을 때에 상기 제1 신호를 상기 제2 신호에 동기시키기 위해 상기 제1 신호의 위상을 선택된 양만큼 확장하는 단계를 주기적으로 반복하는 것을 특징으로 한다.

또한, 본 발명의 동기화 방법은, 데이타 처리 시스템 내의 데이타 처리 유닛을 동기시키는 방법에 있어서, 기준 주파수의 기준 클록을 발생시켜 이 기준 클록을 데이타 처리 유닛으로 분배하는 단계와, 각 데이타 처리 유닛에서 각 데이타 프로세서 클록을 발생하는 단계를 포함하고, 상기 각 데이타 프로세서 클록은 상기 기준주파수보다도 더 큰 순간 주파수를 갖는 지수 신호를 얻기 위해 상기 각 데이타 프로세서 클록의 주파수를 분주하는 단계와, 상기 지수 신호와 상기 기준 신호간의 특정 위상 관계를 주기적으로 검출하여 이 특정 위상 관계가 검출된 경우에 각 데이타 프로세서 클록을 상기 기준 클록에 동기시키기 위해 상기 데이타 프로세서 클록의 위상을 선택된 양만큼 확장하는 단계에 의해 상기 기준 클록에 동기되는 것을 특징으로 한다.

또한, 본 발명의 디지탈 위상 동기 루프는, 제1 주파수 신호보다도 주파수가 낮은 제2 주파수 신호에 동기화된 제1 주파수 신호를 발생하기 위한 디지탈 위상 동기 루프에 있어서, 클록 신호를 수신하는 클록 입력과, 금지 입력에 응답하여 상기 제1 주파수 신호를 발생하는 제1단과, 상기 제1 주파수 신호를 상기 제2 주파수 신호로 분주하는 추가의 단을 갖는 카운터와, 상기 제2 주파수 신호를 수신하는 제1 입력과, 상기 카운터의 하나의 출력에 접속되어 상기 분주된 제1 주파수 신호를 수신하는 제2 입력과, 상기 카운터의 클록 입력에 접속된 클록 입력과, 상기 카운터의 금지 입력에 접속되어 상기 제2 주파수 신호가 미리 정해진 논리 상태일 때와 상기 카운터가 상기 클록 신호에 의한 클록 동작과 일치하는 특정 상태일 경우에 상기 카운터의 동작을 금지시키는 위상 검출 출력을 포함하는 디지탈 위상 검출기를 구비하는 것을 특징으로 한다.

후술하는 바와 같이, 디지탈 위상 동기 루프는 제1 신호를 제2 신호에 동기화시킨다. 제1 신호는 통상적으로 제2 신호의 주파수보다도 큰 순간 주파수를 가지고 있고, 제1 신호가 제2 신호에 대하여 언제나 위상을 얻도록 하고 있다. 디지탈 위상 동기 루프는 제1 신호와 제2 신호간에 소정의 위상 관계가 검출된 때에 제1 신호의 위상을 소정의 양만큼 선택적으로 확장시킨다. 위상 동기 루프는 주기적으로 정정 사이클을 실행하는데, 이 사이클에서 제1 신호의 위상은 상기 소정의 위상 관계가 검출되고 제1 클록의 위상이 선택적으로 확장될 때까기 제2 신호에 대해 드리프트(drift)한다.

특정 실시예에 있어서, 디지탈 위상 동기 루프는 클록 신호에 의해 클록되는 동기 논리로 구성되기 때문에 디지탈 위상 동기 루프는 상태 머신(state machine)이다. 제1 신호는 클록 신호에 의해 클록되는 카운터와 같은 주파수 분주기에 의해 발생되며, 위상의 확장은 클록 신호의 1 사이클동안 이 카운터를 금지시킴으로써 실행된다. 디지탈 위상 검출기는 클록 신호의 1 사이클의 소정의 위상에러를 검출한다. 제2 신호가 클록 신호에 의한 클록 동작에 부합하는 소정의 논리 상태 및 주파수 분주기 또는 카운터의 미리 정해진 상태를 가질 때에 상기 소정의 위상 관계가 검출된다. 위상 확장을 실행하기 전에 제1 신호 및 제2 신호의 복수개의 사이클에 걸쳐서 상기 소정의 위상 관계가 검출되도록 함으로써 노이즈를 없앤다. 또한, 위상 확장이 실행될 때에는 다음의 위상 확장의 실행이 소정 시간 동안 금지되어 위상 확장 속도가 제한된다. 따라서, 제2 신호가 노이즈에 의해 손상될 때에는 제1 신호의 평균 주파수는 제2 신호의 주파수에 대해 규정된 범위내로 제한된다.

첨부 도면을 참조한 이하의 바람직한 실시예의 상세한 설명으로부터 본 발명을 더욱 상세히 이해할 수 있을 것이다. 또한, 특정의 바람직한 실시예에 대하여 본 발명을 설명하고 있지만, 본 발명은 이들 실시예에만 한정되는 것이 아님을 이해하여야 한다. 한편, 본 발명의 기술적 사상의 범위내에서 여러 가지의 변경 및 수정이 가능함은 물론이다.

제1도에는 테이타 처리 시스템이 참조 부호 10으로 도시되어 있는데, 이 데이타 처리 시스템(10)은 데이타 버스(13)에 의해 상호 접속된 제1 데이타 처리 유닛(11)과 제2 데이타 처리 유닛(12)을 포함한다. 이들 데이타 처리 유닛은, 예컨대 개별 회로 기판 상에 있으며, 개별 마이크로프로세서 칩을 포함하고 있다. 마이크로프로세서 칩의 제조시 현재 이용 가능한 초고집적화로 인하여, 각 마이크로프로세서 칩의 클록 주파수는 데이타 버스(13)를 통해 데이타를 전송하는데 편리한 클록 속도를 초과한다. 따라서, 하나의 데이타 처리 유닛에 의해 다른 데이타 처리유닛으로 전송되는 데이타의 수신을 동기시키기 위해서는 어떤 수단이 필요하게 된다. 데이타 수신을 동기화하는 데 가창 효율적인 방법은 2 개의 프로세서를 동기시키는 것이다. 컴퓨터 시스템에서 데이타 처리 유닛의 이와 같은 동기화는 트랜잭션 실행 순서가 직렬화되도록 타임 스탬프(time stamp)에서 특정 트랜잭션이 발행되는 다중 처리 시스템에서도 바람직하다.

데이타 처리 유닛을 동기화하는 하나의 방법은 공통 기준 클록을 사용하는것이다. 제1도에 도시된 바와 같이, 기준 클록 발생기(14)는 클록 라인(15)을 통하여 데이타 처리 유닛(11, 12)으로 분배되는 공통 기준 클록을 발생한다.

다수의 데이타 처리 유닛이 공통 기준 클록을 공유하는 일반적인 구성에 있어서, 기준 클록은 테이타 프로세서 클록으로서 각 데이타 처리 유닛에 제공된다. 그러나, 데이타 처리 유닛의 클록 속도가 계속해서 증가하고 있기 때문에, 실질적인 클록 스큐 및 노이즈를 발생시킴이 없이 이와 같은 고속 클록을 다수의 데이타 처리 유닛들간에 분배하는 방법은 실용적이 되지 못하고 있다. 따라서, 데이타 처리 유닛의 클록 주파수의 약수배(submultiple)인 기준 클록을 분배하고, 상기 기준 클록으로 데이타 프로세서 클록을 동기시키기 위한 여러 종류의 수단을 사용하는 것이 바람직하다.

전술한 바와 같이, 각 데이타 처리 유닛은 공통 기준 클록에 동기화된 데이타 프로세서 클록을 발생시키기 위한 상태 머신 위상 동기 루프를 포함한다. 각 상태 머신 위상 동기 루프(16, 17)는 각 상태 머신 클록 발생기에 의해 클록되고, 각 상태 머신 위상 동기 루프는 데이타 프로세서 클록의 위상을 선택적으로 확장시킨다. 또한, 각 상태 머신은 데이타 프로세서 클록에 대한 기준 클록의 위상을 식별하는 카운트를 각 데이타 프로세서에 제공한다.

특정예에서, 상태 머신 클록 발생기는 기준 클록 발생기(14)의 주파수의 6배보다 약간 더 큰 주파수를 발생하고, 데이타 프로세서 클록은 기준 클록 발생기의 주파수의 3 배의 주파수로 동기된다.

상태 머신 위상 동기 루프는 제2도의 흐름도에 도시된 바와 같이 위상 정정 사이클 동안에 각 데이타 프로세서 클록의 위상을 소정의 양만큼 선택적으로 확장시키는 것이 유리하다. 제2도에는 상태 A, 상태 B, 상태 C 및 상태 D로 나타낸 여러 상태가 도시되어 있는데, 그 각 상태는 각각 제3a도, 제3b도, 제3c도 및 제3d도에 도시된 각 클록간의 관계에 대응한다. 상태 A에 있어세는 제3a도에 도시된 바와 같이 데이타 프로세서 클록은 기준 클록의 리딩 에지(leading edge)에 동기화된다. 이 초기 관계로부더 데이타 프로세서 클록은 기준 클록에 대한 위상을 천천히 얻고, 최종적으로 상태 B의 중간 관계에 도달하는데, 이 중간 관계에서 데이타 프로세서 클록은 기준 클록의 리딩 에지에 대하여 90°만큼 앞선 위상을 갖는다. 이러한 관계는 제3b도에 도시되어 있다. 데이타 프로세서 클록은 상태 C에 도달할 때까지 계속해서 기준 클록에 대하여 위상을 계속해서 얻고, 그 상태 C에 있어서 데이타 프로세서 클록은 기준 클록의 리딩 에지에 대하여 180°앞선 위상을 갖게 된다. 이러한 180°위상 관계는 제3c도에 도시되어 있다. 상태 머신 위상 동기 루프가 이 180°위상 관계를 검출하면, 상태 D에 도달하는데, 여기서 데이터 프로세서 클록의 위상은 제3d도에 도시된 바와 같이 180°만큼 확장된다. 이 위상 확장은 제3d도에 21로 표시된 데이타 프로세서 클록의 단일 사이클 동안에 실행된다. 이러한 위상 확장으로 인해, 데이타 프로세서 클록이 기준 클록의 리딩 에지에 직접 동기화되어 정정 사이클의 상태 A가 실현된다.

제4도를 참조하면, 본 발명을 실시하는 상태 머신 위상 동기 루프의 제1 실시예가 블록도로 도시되어 있다. 이 상태 머신 위상 동기 루프는 집적 회로칩(30)에 형성되고, 내부 CPU 클록 신호롤 온칩 데이타 프로세서(도시하지 않음)에 제공한다. 기준 클록 신호는 칩 리드선(31)에 제공되고, 상태 머신 클록 신호는 칩 리드선(32)에 제공된다. 기준 클록은 인버터(33)를 통하여 1차 위상 검출기(34)에 제공되고, 내부 CPU 클록은 인버터(35)를 통하여 이 1차 위상 검출기에 제공된다. 1차 위상 검출기(34)는 내부 데이타 프로세서 클록이 제3c도에 도시된 상태에 도달하는 시점을 검출한다. 1차 위상 검출기의 출력은 상태 머신 위상 동기 루프로 하여금 제3d도에 도시된 위상 정정을 행하도록 하는 신호(UNSYNC_DELAY_CLOCK)이다. 상기신호(UNSYNC_DELAY_CLOCK)는 동기화 장치(36)에 입력되어, 잠재적인 준안정 신호가 상태 머신으로 전달되는 것을 방지하기 위해 상태 머신의 영역(이는 내부 CPU 클록의 초기 버젼임)으로 동기화된다.

기준 클록을 인버터(33)로부터 4 개의 추가의 인버터(37, 38, 39, 40)를 통과시킴으로써 기준 클록의 지연된 버젼이 얻어진다. 지연된 기준 클록은 2차 위상 검출기(41)에 제공되며, 내부 CPU 클록은 인버터(42)를 통하여 2차 위상 검출기에 제공된다. 2차 위상 검출기는 1차 위상 검출기를 인에이블하는 데 사용되며, 제5도를 참조하여 후술하는 바와 같이 다른 제어 논리와 함께 사용되어 상태 머신 위상 동기 루프가 정정 사이클마다 위상 확장(제3d도의 21)을 2회 이상 행하지 않도록 할 수 있다. 또한, 2차 위상 검출기(41)는 위상 확장후에 시스템에 고유한 지터에 의한 오류 검출이 발생하지 않도록 한다. 2차 위상 검출기(41)의 출력(ARM_PHASE_DETECT) 및 동기화 창치(36)의 출력(DELAY_CLOCK)은 상태 머신 논리(43)에 제공된다. 정정후의 준안정 상태가 1차 위상 검출기 또는 상태 머신에도 영향을 미치지 않기 때문에 2차 위상 검출기의 출력을 동기화할 필요는 없다. 준안정 상태가 1차 위상 검출기(34)에 영향을 미칠 수 있을 때까지는 2차 위상 검출기의 출력은 안정한 상태로 보장된다. 또한, 내부 CPU 클록이 기준 클록에 대하여 매우 천천히 드리프트하기 때문에 제어 신호를 동기화하는 데에는 장해가 거의 없다. 따라서, 1차 위상 검출기(34)가 트리거되었을 경우에는, 동기화 장치(36)의 지연에 의해 초래되는 스큐(수 피코초)는 시스템 지터에 거의 무시할 수 있을 정도의 영향밖에 미치지 않는다.

제4도의 상태 머신은 상태 머신 논리(43)와 이 상태 머신 논리(43)에 대해서 피드백 경로를 제공하는 래치 또는 레지스터(44)와의 조합이다. 리드선(32) 상의 상태 머신 클록은 인버터(45)에 의해 버퍼링되어 래치 또는 레지스터(44)를 클록한다. 래치 또는 레지스터(44)의 출력은 내부 CPU 클록을 제공하도록 일련의 인버터(46, 47)에 의해 버퍼링된다.

제5도는 제4도의 블록도에 대응하는 특정 회로의 개략도이다. 1차 위상 검출기(34)는 비동기 리세트 입력(R)을 갖는 에지 트리거식 D형 플립 플롭(51)으로 구성된다. 이 D형 플립 플롭(51)은 인버터(33)를 통과한 기준 클록 신호에 의해 클록되며, 인버터(35)로부터 내부 CPU 클록 신호를 샘플링한다. D형 플립 플롭(51)의 리세트 입력(R)은 2차 위상 검출기(41)로부터 로우 레벨의 ARM_PHASE_DETECT 신호를 수신한다.

2차 위상 검출기(41)는 에지 트리거식 D형 플립 플롭(52)으로 구성된다. 이 D형 플립 플롭(52)은 인버터(40)를 통과한 지연된 기준 클록에 의해 클록되며, 인버터(42)로부터의 내부 CPU 클록 신호를 샘플링한다.

동기화 장치(36)는 시프트 레지스더(52)를 포함하는 일련의 에지 트리거식 D형 플립 플롭으로 구성된다. 시프트 레지스터(52)는 시프트 레지스터를 포함하는 각각의 D형 플립 플롭의 비동기 리세트 입력과 병렬 접속되어 있는 비동기 리세트 입력(R)을 갖는다.

상태 머신 논리(43)는 멀티플렉서(55)를 포함하는데, 이 멀티플렉서는 D형 플립 플롭(53)에 접속되어 토글 플립 플롭(toggle flip-flop)을 형성하여 멀티플렉서(55)의 제어 입력(56)에 금지 신호가 인가되지 않을 경우에 정상적으로 토글한다. 이 금지 신호는 동기화 장치(52)로부터의 DELAY-CLOCK에 응답한다. 그러나, 인버터(57)에 인가되는 TEST/DISABLE 신호에 응답하여, 상태 머신은 위상 정정을 행하는 것이 디세이블된다. 이러한 목적을 위하여, 인버터(57)의 출력은 AND 게이트(58)에서 DELAY_CLOCK 신호와 조합되어 제어 입력에 인가되는 출력을 발생한다.

상태 머신 위상 동기 루프가 정정 사이클당 위상 확장을 2회 이상 행하지 않도록 하기 위해서, 에지 트리거식 플립 플롭(54)은 상태 머신 클록의 1 사이클동안 토글 신호를 유지하고, 이것을 사용하여 시프트 레지스터(52)를 리세트한다. 따라서, 시프트 레지스터(52)를 리세트시키면 연달아 일어나는 연속적인 위상 확장을 행하지 않도록 시프트 레지스터를 디세이블시킨다. 또한, 플립 플롭(54)의 출력은 2차 위상 검출기(52)가 위상 확장후에 시스템 지터로 인해 다수의 위상 확장이 발생하는 것을 방지하도록 OR 게이트(59)에서 ARM_PHASE_DETECT 신호와 조합된다. 예컨대, 시프트 레지스터(52)는 3개의 단을 갖는다.

제6도는 본 발명에 따른 상태 머신 위상 동기 루프의 제2 실시예를 도시한 블록도이다. 상태 머신 클록은 라인(131)을 통해 수신되어, 출력 라인(133)에 데이타 프로세서 클록을 발생하는 위상 확장기(132)에 제공된다. 테이타 프로세서 클록은 기준 클록 주파수에 도달하도록 데이타 프로세서 클록을 수치 N으로 분주하는 주파수 분주기(134)로 공급된다. 또한, 주파수 분주기(134)는 데이타 프로세서 유닛에 카운트를 제공하고, 데이타 프로세서 유닛이 데이타의 수신을 동기시키도록하거나 또는 다른 조작을 기준 클록과 동기시킴으로써 데이타 처리 시스템내에서 다른 동기화된 데이타 처리 유닛과 동기되도록 한다.

데이타 처리 클록(133)의 위상과 기준 클록을 정확히 동기시키기 위해서, 기준 클록과 주파수 분주기(134)로부터 분주된 데이타 프로세서 클록은 디지탈 위상 검출기(137)에 제공된다. 디지탈 위상 검출기(137)는 데이타 프로세서 클록 위상이 기준 클록에 대해 소정의 양만큼 동기에서 벗어나 확장되는 때를 검출한다. 디지탈 위상 검출기(137)의 출력은 위상 검출기(137)에 의해 검출된 위상 관계가 기준 클록의 다수의 사이클중에 발생하도록 하는 디지탈 필터(138)에 제공된다. 이것은 기준 클록 라인(135) 상의 노이즈에 의해 위상 확장이 개시되지 않도록 하고, 임의의 기준 클록 지터도 어느 정도 억제되도록 한다. 노이즈에 의해서가 아니라 기준 클록의 위상 에러로부터 위상 에러 상태가 발생되는 것이 확실하다면, 디지탈 필터(138)는 데이타 프로세서 클록과 기준 클록이 위상 동기되도록 위상 확장기(132)를 트리거시킨다.

상태 머신 클록(131)은 데이타 프로세서 클록을 기준 클록과 동기시키는 데에 필요한 주파수보다도 약간 주파수가 높고, 그 결과 위상 확장기(132)는 기준 클록(135)의 주파수에 비해서 비교적 낮은 속도로 트리거되는 것이 좋다. 따라서, 기준 클록의 입력 라인(135) 상에 존재할 수 있는 노이즈를 추가로 제거하기 위해, 상태 머신 위상 동기 루프(130)는 확장 속도 타이머(139) 및 게이트(140)와 같은 위상 확장 속도를 제한하는 수단을 포함한다. 위상 확장기(132)가 인에이블되면, 확장 속도 타이머(139)는 특정 시간 주기 이후까지 추가의 위상 확장을 금지하기 위해 트리거된다. 위상 확장 속도를 금지하는 데 별도의 수단이 사용될 수도 있다. 예컨대, 디지탈 필터(138)는 확장 속도 타이머(139)가 없는 경우에도 위상 확장 속도를 어느 정도 제한할 수 있도록 클리어 또는 리세트될 수 있다.

제7도는 제6도의 상태 머신 위상 동기 루프(130)에 대한 특정 회로를 보다 상세히 도시한 도면이다. 위상 확장기(132)는 D형 플립 플롭(151)과 멀티플렉서(152)를 포함한다. 통상, 멀티플렉서(152)는 플립 플롭(151)의 보수(complement) 출력을 수신하여 이것을 플립 플롭의 D형 입력단으로 피드백한다. 따라서, 플립 플롭의 상태는 상태 머신 클록의 1/2 주파수로 대칭적인 데이타 프로세서 클록을 제공하도록 상태 머신 클록의 각 리딩 에지 동안 토클된다. 그러나, 멀티플렉서(152)의 선택 입력단(153)에 논리 1이 인가될 경우, D형 플립 플롭의 1(true) 출력이 그 데이타 입력단으로 피드백되어 토클이 금지됨과 동시에 데이타 프로세서 클록의 위상이 상태 머신 클록의 사이클당 180°만큼 확장된다.

주파수 분주기(134)는 데이타 프로세서 클록을 N으로 분주하도록 정수값 N-1로 이미 설정된 다운 카운터(down counter)(154)로서 도시되어 있다. 이 다운 카운터는 동기 데이타 입력과 동기 부하 및 동기 인에이블 입력을 갖는 것으로 가정한다. 따라서, 다운 카운터(134)는 표준 TTL 카운터 부품 번호 54169와 동일한 구조를 가질 수 있다.

위상 확장기(132)는 다운 카운터(154)를 제2 단으로서 포함하는 주파수 분주기의 제1 단으로서 간주될 수 있다. 만일 숫자 N이 2의 자승(power)인 경우, 표준 TTL 부품 번호 54163A와 유사한 동기 2진 카운터가 플립 플롭(151), 멀티플렉서(152) 및 다운 카운터(154)를 대체할 수 있다.

디지탈 위상 검출기(137)는 상태 머신 클록(131)에 의해 클록되며 라인(135) 상의 기준 클록을 샘플링하는 시프트 레지스터(155)를 포함한다. 시프트 레지스터(155)는 논리 임계치로 기준 클록 라인(135) 상의 전압을 샘플링함으로써 초래되는 준안정 상태가 시프트 레지스터를 완전히 전파하는 확률을 지극히 작게하기 위해 다수의 단을 가지고 있다. 따라서, 시프트 레지스터(155)의 출력은 논리 0 또는 논리 1 중 어느 하나로 가정할 수 있다.

또한 디지탈 위상 검출기(137)는 시프트 레지스터(155)로부터의 논리 1과 함께 디지탈 필터(138)가 위상 에러 상태의 발생을 검출하여 그것을 누적하도록 하는 AND 게이트(156)와 같은 논리 회로를 포함한다. AND 게이트(156)는 데이타 프로세서 클록과 카운터(154)로부터의 데이타 프로세서 클록을 N으로 분주한 클록을 수신한다. 따라서, AND 게이트(156)는 위상 확장기(132)의 트리거에 대한 특정 위상 관계에 대응하는 상태 머신의 각 2N 사이클 동안만 인에이블된다. 보다 구체적으로는, 디지탈 위상 검출기(137)는 기준 클록이 상기 클록 신호에 의한 클록 동작과 일치하는 논리 하이 상태와 상기 주파수 분주기의 소정의 상태를 가지는 때를 검출한다. 만일 시프트 레지스터(155)가 6개의 단(즉, k = 5)을 가질 경우, N 값은 3이 되는데, 그 결과 다운 카운터(154)에 N - 1 = 2의 값이 로드되는 경우에는 디지탈 위상 검출기(137)는 제3c도에 도시된 위상 관계를 검출하게 된다.

디지탈 필터(138)는 업/다운 카운터(157)와 AND 게이트(156)에 신호를 공급하여 이 업/다운 카운터(157)가 순환(rolling over)되는 것을 방지하기 위한 인버터(158)로 구성된다. 다시 말해서, 업/다운 카운터(157)는 그 최대값에 있을 때는 카운트업 되지 않고, 최소값에 있을 때는 카운트다운 되지 않게 된다. 따라서, 업/다운 카운터는 위상 상태의 발생을 적분하기 위한 디지탈 적분기로서 동작한다. 만일 업/다운 카운터가 J단을 가지고 있는 경우에는, 위상 확장을 인에이블하기 위해 위상 에러 상태를 적어도 2^J회 누적해야만 할 것이다. 업/다운 카운터는 예를 들어 표준 TTL 부품 번호 54169와 유사한 구조를 가지고 있다.

확장 속도 타이머(139)는 제5도에 도시된 바와 같이, 다운 카운터(159), 인버터(160) 및 AND 게이트(161)를 포함한다. AND 게이트(161)는 데이타 프로세서 클록 및 데이타 프로세서 클록/N에 의해 인에이블되어, 대략 기준 클록 주파수 속도로 카운트한다. 또한, 다운 카운터의 0 출력은 인버터(160)에 의해 반전되어 AND 게이트(161)에 제공됨으로써 M-1의 사전 설정된 값으로부터 카운트 다운된 후에 카운트 동작을 디세이블한다. 위상 확장기(132)는 업/다운 카운터(157)가 그 최대값일 때에 AND 케이트(162)에 의해 인에이블되고, 다운 카운터(159)가 카운트를 하지 않는 한 시프트 레지스터(155)로부터 UP 신호를 수신한다. 따라서, 다운 카운터(159)가 카운트를 할 경우에는, 위상 확장기(132)의 동작이 금지된다. 다운 카운터(159)는 그 최소값이 0에 도달할 경우, AND 게이트(162) 및 위상 확장기(132)의 동작을 금지시키지 않게 된다. 일단 위상 확장기(132)가 인에이블되어 위상 확장이 일어날 경우, 다운 카운터는 기준 클록의 대략 M 사이클 동안 추가의 위상 확장이 일어나지 않도록 사전 설정된 M - 1의 값으로 로드된다.

데이타 프로세서 클록은 75 내지 200 ppm 정도의 정확도를 갖는다. 따라서, 본 발명을 실시하기 위해서는, 데이타 프로세서 클록의 통상의 순간 주파수를 비교적 작은 양만큼 증가시킬 필요가 있다. 상태 머신 클록 주파수(fs)의 상대적인 과잉 속도(overspeed)는, 예컨대 상태 머신 클록의 정밀도와 기준 클록의 정밀도와의 합을 테이타 프로세서 클록의 순간 주파수가 그 동기 주파수보다도 항상 더높은 상태가 되도록 선택적인 위상 확장으로부터 동기가 얻어지도록 하는데 충분한 여분을 약간 초과해야만 한다. 상태 머신 클록(fs)의 상대적인 과잉 속도는 다음과 같이 정의된다.

과잉 속도 = (fs / 2N - fr) / fr

여기서, fr는 기준 클록 주파수이다.

프로세서 클록의 공칭 과잉 속도는 과도한 과잉 속도가 위상 수축을 나타내기 때문에 과잉 속도를 보장하는 데 필요한 것보다 훨씬 커서는 안된다. 정밀도가 75 및 200 ppm이고, 외부 사이클이 12 ns, 내부 사이클이 4 ns인 발진기에서, 위상 수축은 1 ps 미만이다. 이것은 프로세서의 성능에 영향을 주지는 않지만, 칩은 프로세서 사이클당 1 ps보다 빠르게 동작해야 하기 때문에 프로세서 칩의 성능은 약간 저하된다

M 값의 하나의 선택 방법은 데이터 프로세서 클록의 최소 속도가 동기 주파수를 초과하는 최대 속도의 양만큼 동기 주파수보다 낮제 되도록 M값을 선택하는 것이다.

이 경우, 데이타 프로세서 클록의 최대 속도는 fs/2이고, 데이타 프로세서 클록의 최소 속도는 f_min이다. 이것은 다음과 같이 나타낼 수 있다.

이상에서는, 외부 시스템 영역에 대하여 프로세서의 내부 시간 영역과 같은 상이하거나 또는 독립적인 시간 영역을 동기화시키기 위한 상태 머신 위상 동기 루프에 대하여 설명하였다. 데이타 프로세서 클록이 기준 클록에 대하여 항상 위상을 얻고 있는 경우에는, 상태 머신 클록 신호의 1 주기내에서 동기화가 달성된다. 상태 머신은 클록 수축이 무시할 정도이고, 위험 부담의 정도가 낮으며, 온칩의 실현시에 무시할만한 다이 영역(die area)을 필요로 한다.

몇가지 특징 실시예와 관련하여 본 발명을 설명하였지만, 위의 설명은 단지 본 발명을 예시하고자 하는 것이지 본 발명을 한정하고자 하는 것은 아니다. 당업자라면 본 발명의 기술적 사상에서 벗어남이 없이 여러 가지 변경을 행할 수 있을 것이다.

Claims (5)

1. 제1 신호를 제2 신호에 동기화하는 방법에 있어서,

   (a) 제2 주파수의 정수배 이상이거나 이 제2 주파수보다도 큰 순간 주파수를 가지며, 제2 신호보다 앞서 증가되는 순간 위상을 연속적으로 얻도록 된 제1 신호를 제공하는 단계와,

   (b) 상기 제1 신호가 상기 제2 신호보다 앞선 소정의 위상을 얻는 때를 검출하는 단계와,

   (c) 상기 소정의 위상 앞섬이 검출될 때, 단일의 사이클에서 상기 제1 신호를 상기 제2 신호에 동기시키기 위하여 상기 제1 신호의 위상을 선택된 양만콤 확장하는 단계와,

   (d) 동기화된 후에는, 위상 확장 후 소정의 위상 앞섬의 오검출(false detection)을 방지하기 위하여 소정의 기간 동안 추가적인 동기화를 금지시키는 단계를 포함하는 것을 특징으로 하는 동기화 방법.
2. 데이타 처리 시스템 내의 데이타 처리 유닛을 동기화시키는 방법에 있어서,

   (a) 기준 클록에 의해 제2 신호를 발생하고, 기준 클록을 상이한 신호 경로를 거쳐서 각 데이타 처리 유닛에 분배하는 단계와,

   (b) 각 데이타 처리 유닛에서의 각 데이타 프로세서 클록에 의해 각 데이타 처리 유닛에서 제1 신호를 발생하는 단계와,

   (c) 상기 각 데이타 처리 유닛에서 청구항 제1항의 방법을 자발적으로 실행하는 단계

   를 포함하는 것을 특징으로 하는 데이타 처리 시스템 내의 데이타 처리 유닛을 동기화시키는 방법.
3. 제1 주파수 신호보다도 주파수가 낮은 제2 주파수 신호에 동기화된 제1 주파수 신호를 발생하기 위한 디지탈 위상 동기 루프(16, 17)에 있어서,

   클록 신호를 수신하기 위한 클록 입력(32), 금지 신호를 수신하기 위한 금지 입력(56) 및 출력(Q)을 가지며, 상기 클록 신호에 응답하여 상기 제1 주파수 신호를 발생하고, 금지 신호에 응답하여 상기 클록 신호의 단일 사이클 동안에 소정의 양만큼 상기 제1 주파수 신호의 위상을 확장하는 디지탈 상태 머신(43, 44)과,

   상기 제2 주파수 신호를 수신하는 제1 입력, 상기 상태 머신의 출력으로부터 상기 제1 주파수 신호를 수신하는 제2 입력(D) 및 상기 제2 주파수 신호가 상기 제1 주파수 신호에 대해서 소정의 위상 앞섬을 얻을 때마다 상기 금지 신호를 제공하기 위하여 상기 상태 머신의 상기 금지 입력(56)에 접속된 위상 검출기 출력(Q)를 가지는 디지털 위상 검출기(34)와,

   상기 디지탈 상태 머신의 출력으로부터 상기 제1 주파수 신호를 수신하기 위한 제1 입력(D), 상기 제2 주파수 신호를 수신하기 위한 제2 입력 및 상기 금지 신호 이후의 소정의 기간 동안 상기 제1 주파수 신호의 위상 확장이 추가로 개시되는 것을 디세이블시키기 위하여 상기 상태 머신(43, 44)에 접속된 위상 검출 출력(Q)을 가지는 제2 위상 검출기(41, 52)

   를 구비하는 것을 특징으로 하는 디지탈 위상 동기 루프.
4. 제1 주파수 신호보다도 주파수가 낮은 제2 주파수 신호에 동기화된 제1 주파수 신호를 발생하기 위한 디지탈 위상 동기 루프(16,17)에 있어서,

   클록 신호를 수신하기 위한 클록 입력(131)을 가지며, 상기 제1 주파수 신호를 발생하기 위한 제1 입력단(132) 및 상기 제1 주파수 신호를 분주하기 위한 추가적인 단(134)을 가진 카운터(132, 134)와,

   상기 제2 주파수 신호를 수신하는 제1 입력(135), 상기 카운터의 클록 입력(131)에 접속된 클록 입력 및 상기 제1 주파수 신호가 상기 제2 주파수 신호에 대해서 소정의 위상 앞섬을 얻을 때마다 상기 클록 신호의 1 사이클 동안 소정의 양만큼 상기 제1 주파수 신호의 위상을 확장하기 위하여 상기 카운터를 임시적으로 디세이블시키기 위한 상기 카운터의 상기 제어 입력(153)에 접속된 위상 검출 출력(Q_k)을 가지고, 상기 소정의 위상 관계는 상기 클록 신호와 상기 카운터(134)의 소정의 상태에 의한 클록 동작에 부합하는 소정의 논리 상태를 가지는 상기 제2 주파수 신호에 의해 결정되는 디지탈 위상 검출기(137)와,

   위상 확장이 일어난 후의 소정의 기간 동안 추가적인 위상 확장을 금지하기 위한 확장 속도 타이머(139)

   를 구비한 것을 특징으로 하는 디지탈 위상 동기 루프.
5. 제4항에 있어서,

   상기 제2 주파수 신호가 상기 카운터의 소정의 상태 및 상기 클록 신호의 발생 둘 모두에 부합하는 상기 소정의 논리 상태를 가지는 경우의 소정의 수를 상기 디지탈 검출기(137)가 검출할 때에만 상기 카운터가 디세이블 되도록 상기 디지탈 위상 검출기(137)를 상기 카운터(132, 134)의 상기 제어 입력(153)에 접속시키는 디지탈 필터(138)

   를 추가로 포함하는 것인 디지탈 위상 동기 루프.