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KR100221748B1 - 리프레쉬 기능이 없는 dram 구성의 캐쉬 메모리 장치 - Google Patents

리프레쉬 기능이 없는 dram 구성의 캐쉬 메모리 장치 Download PDF

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KR100221748B1
KR100221748B1 KR1019970001273A KR19970001273A KR100221748B1 KR 100221748 B1 KR100221748 B1 KR 100221748B1 KR 1019970001273 A KR1019970001273 A KR 1019970001273A KR 19970001273 A KR19970001273 A KR 19970001273A KR 100221748 B1 KR100221748 B1 KR 100221748B1
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KR
South Korea
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dram cell
sense amplifier
signal
cell array
data
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다까시 이에나가
Original Assignee
가네꼬 히사시
닛본 덴기 가부시기가이샤
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Publication date
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Abstract

DRAM 셀 어레이(1,1')를 구비한 캐쉬 메모리 장치에서, DRAM 셀 열(21,21')은 워드 라인(WL0,WL1,...)에 접속된다. 감지 증폭기(22)와 기록 증폭기(23)가 선택된 워드 라인에 접속된 메모리 셀중 하나의 셀에 임의의 데이타 신호를 기록하기 위해 DRAM 셀 열에 제공된다. 감지 증폭기는 물론 판독 증폭기(24)가 DRAM 셀 어레이의 데이타가 유효 또는 무효인지를 나타내기 위한 유효성 신호(V")를 발생하기 위해 메모리 셀중 하나의 메모리 셀로부터 데이타를 판독하도록 제공된다.

Description

리프레쉬 기능이 없는 DRAM 구성의 캐쉬 메모리 장치
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM) 구성의 캐수 메모리 장치에 관한 것이다.
일반적으로, DRAM 장치는 데이타가 손상(decayed)되는 것을 방지하기 위해 리프레쉬 동작(refresh operations)을 필요로 한다. 따라서, DRAM 구성을 채택하고 있는 캐쉬 메모리 장치에서, 장치의 크기를 증가시키는 리프레쉬 동작을 위한 기능이 그 내부에 일체화되어, 제조 수율을 감소시킨다.
리프레쉬 기능없이 DRAM 구성의 캐쉬메모리 장치를 실현하기 위해 채택된 한가지 접근 방법(1988년 9월, 컴퓨터 아키텍춰 뉴스, Vol, 16, No. 4 pp. 45-50에 Jordi Cortadella 등에 의한 "온-칩 인스트럭션 캐쉬용 다이나믹 RAM"을 참조)에서는, 종래의 캐쉬 메모리의 리프레쉬 사이클은 약 10 내지 60㎳인 반면에, 종래 마이크로프로세서의 동작 사이클은 약 10 내지 30㎳이라는 사실을 이용한다. 이는 나중에 상세히 서술될 것이다.
그러나, 종래 기술의 캐쉬 메모리 장치에서, 장치는 여전히 크기가 커, 제조수율을 감소시키고 있다. 또한, 캐수 메모리로서 장치의 성능이 저하된다.
본 발명의 목적은 제조수율을 증가시키고 그 성능을 향상시킬 수 있는 DRAM 구성의 캐쉬 메모리 장치를 제공하는 것이다.
본 발명에 따르면, DRAM 셀 어레이를 구비한 캐쉬 메모리 장치에서, DRAM 셀 열은 워드 라인에 접속된다. 감지 증폭기와 기록 증폭기는 선택된 워드라인에 접속된 메모리 셀중 하나의 메모리 셀에 임의의 데이타 신호를 기록하기 위해 DRAM 셀 열에 제공된다. 감지 증폭기는 물론 판독 증폭기는 DRAM 셀 어레이의 데이타가 유효 또는 무효인지를 나타내기 위한 유효성 신호를 발생하기 위해 메모리 셀중 하나의 메모리 셀로부터 데이타를 판독하도록 제공된다.
제1도는 종래 기술의 DRAM 구성의 캐쉬 메모리 장치를 도시하는 블럭 회로도.
제2도는 제1도의 보호 회로의 회로도.
제3a도 내지 제3i도는 제1도의 장치의 동작을 도시하는 타이밍도.
제4도는 본 발명에 따른 DRAM 구성의 캐수 메모리 장치의 제1실시예를 도시하는 블럭 회로도.
제5도는 제4도의 기준 전압을 설명하는 그래프.
제6a, b, c도는 제4도의 장치의 동작을 도시하는 타이밍도.
제7도는 제4도의 DRAM 셀 어레이 및 DRAM 셀 열의 세부 회로도.
제8도는 본 발명에 따른 DRAM 구성의 캐쉬 메모리 장치의 제2실시예를 도시하는 블럭 회로도.
제9도는 제8도의 DRAM 셀 어레이 및 DRAM 셀 열의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : DRAM 셀 어레이 2 : 행 디코더
3 : 열 디코더 4 : 감지 증폭기 회로
5, 23 : 기록 증폭기 6, 24 : 판독 증폭기
7 : 제어 회로 8 : 게이트 회로
9 : 카운터 회로 10, 11 : 지연 회로
12 : 보호 회로 21 : DRAM 셀 열
22, 41 : 감지 증폭기 25, 26 : 반전기
42 : 열 스위칭 트랜지스터
본 발명은 첨부하는 도면을 참조로, 종래기술과 비교하여 이하에 서술된 바와 같은 설명으로부터 보다 명확히 알 수 있을 것이다.
바람직한 실시예를 설명하기 전에, 종래 기술의 DRAM 구성의 캐쉬 메모리 장치가 도1, 도2 및 도3a 내지 도3i를 참조로 설명될 것이다.
종래 기술의 DRAM 구성의 캐쉬 메모리 장치를 도시하는 블럭 회로도인 도1에서, 참조번호 1은 워드 라인(WL0, WL1, ...)과 비트 라인(BL0, BL1, ...)간의 교차점에 하나의 캐패시터형인 하나의 트랜지스터의 메모리 셀을 갖는 DRAM 셀 어레이를 가리킨다.
워드 라인(WL0, WL1, ...)중 하나는 행 어드레스 신호(AR0, AR1, ...)를 수신하는 행 디코더(2)에 의해 선택된다. 다른 한편, 비트 라인(BL0, BL1, ...)중 하나는 열 어드레스 신호(Ac0, Ac1, ...)를 수신하는 열 디코더(3)에 의해 선택된다.
또한, 비트 라인(BL0, BL1, ...)과 열 디코더(3) 사이에 접속되어 있는 것은 감지 증폭기 회로(4)이다. 감지 증폭기 회로(4)는 비트 라인중 하나의 비트 라인에 각각 접속된 다수의 감지 증폭기와, 비트 라인중 하나의 비트 라인과 입/출력 라인 사이에 각각 접속된 다수의 열 스위칭 회로로 구성된다는 것에 유의한다. 상기 입/출력 라인은 기록 증폭기(5)와 판독 증폭기(6)에 접속된다.
행 디코더(2), 열 디코더(3) 및 감지 증폭기 회뢰(4)는 행 어드레스 스트로브 신호 RAS의 반전 신호와 열 어드레스 스트로브 신호 CAS의 반전 신호를 수신하기 위한 제어 회로(7)에 의해 제어된다. 또한, 기록 증폭기(5)와 판독 증폭기(6)는 기록인에이블 신호 WE의 반전 신호와 제어 회로(7)로부터의 제어 신호를 수신하는 게이트 회로(8)에 의해 제어된다.
DRAM 셀 어레이(1)에 대해 어떠한 주기적인 리프레쉬 동작도 수행되지 않는다. 따라서 판독 증폭기(6)의 판독 데이타 D0가 유효인지 또는 무효인지를 결정할 필요가 있다. 이 목적을 위해, 카운터 회로(9), 두개의 지연 회로(10 및 11), 및 유효성 신호 V를 발생하기 위한 보호 회로(12)가 제공된다 (1988년 9월, 컴퓨터 아키텍춰 뉴스, Vol. 16, No. 4, pp. 45-50에 Jordi Cortadella 등에 의한 "온-칩 인스트럭션 캐쉬용 다이나믹 RAM"을 참조). 즉, 카운터 회로(9)는 DRAM 셀 어레이(1)의 예상된 리프레쉬 사이클보다 작은 주기를 갖는 캐리 신호를 발생한다. 지연 회로(10)는 신호 U1를 발생하기 위해 카운터 회로(9)의 캐리 신호를 지연시키고, 지연 회로(11)는 신호 U2를 발생하기 위해 신호 U1를 지연시킨다. 또, 카운터 회로(9)는 신호 U1에 의해 리셋된다. 더우기, 게이트 회로(8)의 기록 신호 W와 판독 신호 R은 물론 신호 U1및 U2가 보호 회로(12)에 공급된다.
도1의 보호 회로(12)의 세부 회로도인 도2에서, 보호 회로(12)는 워드 라인(WL0, WL1, ...)중 하나의 워드 라인에 각각 접속된 다수의 행 보호 회로(12-0, 12-1, ...)와, 유효성 신호 V를 발생하기 위한 OR 회로 G12를 구비한다.
12-0과 같은 행 보호 회로는 래치 회로(1201 및 1202) 및 트라이-상태 버퍼(a tri-state buffer)(1203)로 형성된다. 또한, and 회로(1204)는 기록 모드 동안 워드 라인 WL0의 선택을 나타내는 기록 선택 신호 WS를 발생하기 위해 워드 라인 WL0에서의 신호와 기록 신호 W를 수신하도록 제공된다. 또한, AND 회로(1205)는 판독 모드 동안 워드 라인 WL0의 선택을 나타내는 판독 선택 신호 RS를 발생하기 위해 워드 라인 WL0에서의 신호와 판독 신호 R를 수신하도록 제공된다. 더우기, AND 회로(1206)는 래치 회로(1202)를 리셋시키기 위해 래치 회로(1201)의 반전 출력과 신호U1를 수신하도록 제공된다.
도1의 장치의 동작, 특히, 도2의 보호 회로(12)의 동작은 도3a 내지 도3i를 참조로 다음에 설명될 것이다.
도3a, 도3b 및 도 3c에 도시괸 바와 같이, 카운터 회로(9)의 캐리 신호와 신호 U1및 U2가 주기적으로 바뀐다. 이 경우, 주기 T는 DRAM 셀 어레이(1)의 예상된 리프레쉬 사이클이 절반보다 작다.
초기 상태에서, 시간 tl에서, 마이크로프로세서(도시되지 않음)은 주 기억 장치(도시되지 않음)에서 DRAM 셀 어레이(1)로 데이타를 기록하는 동작을 수행한다. 이경우, 기록 신호 W는 하이로 되고 판독 신호 R은 로우로 된다. 따라서, 예를 들면 워드 라인 WL0이 행 디코더(2)에 의해 선택되어, 기록 선택 신호 WL0는 도3d에 도시된 바와 같이 하이로 되게 된다. 결국, 도3f에 도시된 바와 같이, 래치 회로(1202)의 출력 Q는 로우에서 하이로 바뀐다. 게다가, 비트라인 BL0이 열 디코더(3)에 의해 선택되면, 입력 데이타 DI가 메모리 셀 MC0(도시되지 않음)에 기록되는 반면에, 워드 라인 WL0에 접속된 다른 메모리 셀에 대해 재기록 동작 또는 리프레쉬 동작이 수행된다.
다음에, 시간 t3에서 신호 U1가 상승하기 이전인 시간 t2에서, 마이크로프로세서는 DRAM 셀 어레이(1)로부터 데이타를 판독하는 동작을 수행한다. 이 경우 기록 신호 W는 로우로 되고 판독 신호 R은 하이로 된다. 따라서, 예를 들면, 워드라인 WL0이 행 디코더(2)에 의해 선택되어, 판독 선택 신호 RS0이 도3e에 도시된바와 같이 하이로 되게 된다. 결국, 도3g에 도시된 바와 같이, 래치 회로(1201)의 출력
Figure kpo00002
가 하이에서 로우로 바뀐다. 또한, 이와 동시에, 도3h에 도시된 바와 같이, 트라이-스케이트 버퍼(1203)가 구동되어, 유효성 신호 V0가 래치회로(1202)의 출력 Q과 동일하게, 즉 유효선 신호 V0는 도3h에 도시된 바와 같이 하이로 된다. 더우기, 비트 라인 BL0이 열 디코더(3)에 의해 선택되면, 데이타가 메모리 셀 MC0(도시되지 않음)에서 판독 버퍼(6)로 판독되는 반면에, 워드 라인 WL0에 접속된 모든 메모리 셀에 대해 재기록 동작 또는 리프레쉬 동작이 수행된다.
유효성 신호 V0가 로우에서 하이로 바뀌면, 도3i에 도시된 바와 같이 유효성 신호 V도 역시 로우에서 하이로 바뀐다.
따라서, 마이크로프로세서는 장치가 히트 또는 히트되지 않았는지(hit or miss-hit)를 결정하기 위해 판독 버퍼(6)의 판독 데이타 D0를 이용한다.
다음에, 시간 t3에서, 도3b에 도시된 바와 같이, 신호 U1가 로우에서 하이로 바뀐다. 그러나, 이 경우, 래치 회로(1201)의 출력
Figure kpo00003
이 도3g에 도시된 바와 같이 로우이기 때문에, 래치 회로(1202)의 상태는 도3f에 도시된 바와 같이 바뀌지 않는다.
다음에, 시간 t4에서, 신호 U2가 도3c에 도시된 바와 같이 로우에서 하이로 바뀌기 때문에, 래치 회로(1201)는 도3g에 도시된 바와 같이 리셋된다.
다음에, t5에서, 도3b에 도시된 바와 같이, 신호 U1가 다시 로우에서 하이로 바뀐다. 이 경우, 래치 회로(1201)의 출력 Q이 도3g에 도시된 바와 같이 하이이기 때문에, 래치 회로(1202)는 도3f에 도시된 바와 같이 리셋된다.
다음에, 시간 t6에서, 심지어 신호 U2가 도3c에 도시된 바와 같이 다시 로우에서 하이로 바뀌어도, 래치 회로(1201)의 상태는 바뀌지 않는다.
다음에, 시간 t7에서, 마이크로프로세서는 DRAM 셀 어레이(1)로부터 데이타를 판독하는 동작을 수행한다. 이 경우에도, 기록 신호 W는 로우로 되고, 판독 신호 R은 하이로 된다. 따라서, 예를 들면, 워드 라인 WL0이 행 디코더(2)에 의해 선택되게 되어, 판독 선택 신호 RS0는 도3e에 도시된 바와 같이 하이로 되게 된다. 결국, 도3g에 도시된 바와 같이, 래치 회로(1201)의 출력 Q은 하이에서 로우로 바뀐다. 또한, 이와 동시에, 도3h 에 도시된 바와 같이, 트라이-상태 버퍼(1203)가 구동되어 유효성 신호 V0가 래치 회로(1202)의 출력
Figure kpo00004
과 동일하게, 즉, 유효성 신호 V0는 도3h에 도시된 바와 같이 로우로 되게 된다. 따라서, 유효성 신호 V도 역시 도3i에 도시된 바와 같이 로우이다.
따라서, 마이크로프로세서는 판독 버퍼(6)의 판독 데이타 D0를 무효로 하고, 결국, 마이크로프로세서는 도1의 장치에 데이타를 복구하기 위해 주 기억 장치로부터 데이타를 판독한다.
1202와 같은 래치 회로의 출력을 나타내는 유효성 신호 V가 DRAM 셀 어레이(1)의 예상된 리프레쉬 사이클의 절반보다 작은 주기 T이내에 리셋되기 때문에, 선택된 워드 라인에 접속된 DRAM 셀 어레이(1)의 메모리 셀의 하이 레벨 상태가 주기 T동안 보장될 수 있다.
또한, 신호 U1이 상승하기 이전에 선택된 워드 라인에 접속된 메모리 셀에 대해 판독 동작이 수행되면, 래치 회로(1201)는 래치 회로(1202)가 신호 U1에 의해리셋되는 것을 방지하도록 세트된다. 따라서, 래치회로(1202)의 세트 상태가 계속된다. 이 결우, 선택된 워드 라인에 접속된 메모리 셀에 대해 재기록 동작 또는 리프레쉬 동작이 수행되기 때문에, 래치 회로(1202)의 세트 상태가 추가적인 주기 T 동안 보장된다.
어떠한 기록 또는 판독 동작도 수행되지 않을 때, 래치 회로(1202)의 세트 상태는 DRAM 셀 어레이(1)의 예상된 리프레쉬 사이클보다 역시 작은 최대 주기 2T동안에만 계속된다. 따라서, 선택된 워드 라인에 접속된 메모리 셀의 데이타의 유효성이 유지될 수 있다.
이와 같이, 마이크로프로세서가 도1의 캐쉬 메모리 장치로부터 데이타를 판독할 때, 마이크로프로세서는 보호 회로(12)의 유효성 신호 V에 따라 데이타가 유효인지 또는 무효인지를 안다. 종래의 캐쉬 메모리의 리프레쉬 사이클은 약 10내지 60 ms인 반면에, 종래 마이크로프로세서의 동작 사이클은 약 10 내지 30ns이라는 것에 유의한다. 따라서, 유효성 신호 V를 발생하기 위한 기능을 갖는 도1의 장치가 캐쉬 메모리로서 충분히 사용될 수 있다.
그러나, 도1의 캐쉬 메모리 장치에서, 카운터 회로(9), 지연 회로(10 및 11), 및 보호 회로(12)가 존재함으로서 장치의 크기가 증가되어, 제조 수율을 감소시킨다. 또한, 기록 동작의 타이밍이 유효성 신호 V의 주기에 영향을 미치기 때문에, 유효성 신호 V의 주기는 주 기억 장치에서 도1의 장치로 재기록 동작의 수를 증가시키기 위해, 단축될 수 있다. 즉, 캐쉬 메모리로서 도1의 장치의 성능이 저하된다.
본 발명의 제1 실시예를 도시하는 도4에서, DRAM 셀 열(21), 감지 증폭기(22), 기록 증폭기(23) 및 판독 증폭기(24)가 도1의 카운터 회로(9), 지연 회로(10 및 11), 및 보호 회로(12) 대신에 제공되어, 장치의 크기를 감소시킨다.
기록 증폭기(23)는 항상 데이타 "1" 또는 하이 레벨 신호를 수신한다. 또한, 판독 증폭기(24)는 판독 데이타가 유효인 것을 나타내기 위한 유효성 신호 V를 발생한다.
더우기, 감지 증폭기(22)에 공급된 기준 전압 VR1은 감지 증폭기 회로(4)에 공급된 기준 전압 VR2보다 높다. 만일 데이타 "1"의 기록 동작 직후에 메모리 셀에서의 전압이 VCC이고 데이차 "0"의 기록 동작후에 메모리 셀에서의 전압이 0V이면, 다음 조건이 만족 된다(도5를 참조):
0V < VR2< VR1< VCC
즉, 도5에 도시된 바와 같이, DRAM 셀에서, 데이타 "1"이 기록될 때, 셀 캐패시터에서의 전압 VM은 VCC로 된다. 그러나, 만일 이 DRAM 셀에 대해 어떠한 리프레쉬 동작도 수행되지 않으면, 이 전압 VM은 시간이 지남에 따라 점차적으로 감소된다. 이 경우, 시간 t1에서, 전압 VM은 VR1에 도달하고, 그후, 시간 t2에서, 전압 VM는 VR2에 도달한다.
도4의 장치의 동작은 도6a 내지 도6c을 참조로 다음에 설명될 것이다.
초기 상태에서, 시간 t1에서, 마이크로프로세서(도시되지 않음)는 주 기억 장치(도시되지 않음)에서 DRAM 셀 어레이(1)로 데이타를 기록하는 동작을 수행한다. 이 경우, 기록 신호 W는 하이로 되고 판독 신호 R는 로우로 된다. 따라서, 예를 들면, 워드 라인 WL0이 행 디코더(2)에 의해 선택되어, 워드 라인 WL0의 전압이 도6a에 도시된 바와 같이 하이로 되게 된다. 더우기, 비트 라인 BL0이 열 디코더(3)에 의해 선택되면, 입력 데이타 DI가 메모리 셀 MC0에 기록되는 반면에, 워드 라인 WL0에 접속된 다른 메모리 셀에 대해 재기록 동작 또는 리프레쉬 동작이 수행된다. 이와 동시에, 데이타 "1"이 기록 증폭기(23)에서 워드 라인 WL0에 접속된 DRAM 셀 열(21)의 메모리 셀에 기록된다. 결국, 도 6b에 도시된 바와 같이, DRAM 셀 열(21)의 선택된 메모리 셀의 전압 VM이 VCC에서 증가된다.
다음에, 시간 t2에서, 마이크로프로세서는 DRAM 셀 어레이(1)로부터 데이타를 판독하는 동작을 수행한다. 이 경우, 기록 신호 W는 로우로 되고 판독 신호 R는 하이로 된다. 따라서, 예를 들면, 워드 라인 WL0이 열 디코더(2)에 이해 선택되고 비트 라인 BL0이 열 디코더(3)에 의해 선택되면, 데이타는 메모리 셀 MC0(도시되지 않음)에서 판독 증폭기(6)로 판독되는 반면에, 워드 라인 WL0에 접속된 모든 메모리 셀에 대해 재기록 동작 또는 리프레쉬 동작이 수행된다.
이와 동시에, 데이타는 워드 라인 WL0에 접속된 DRAM 셀 열(21)의 메모리 셀로 부터 판독된다. 이 경우, 선택된 메모리 셀의 셀 테패시터에서의 전압 VM이 VR1보다 높기 때문에, 판독 증폭기(24)는 도6c에 도시된 바와 같이 유효성 신호 V를 발생한다. 또한, 이 메모리 셀에 대해 재기록 또는 리프레쉬 동작이 수행되어, 전압 VR1은 다시 VCC로 회복된다.
다음에, 시간 t3에서, 마이크로프로세서는 DRAM 셀 어레이(1)로부터 데이타를 판독하는 동작을 다시 수행한다. 이 결우, 기록 신호 W는 로우로 되고, 판독 신호 R은 하이로 된다. 따라서, 예를 들면, 워드라인 WL0이 행 디코더(2)에 의해 선택되고 비트 라인 BL0이 열 디코더(3)에 의해 선택되면, 데이타는 메모리 셀 MC0(도시되지 않음)에서 판독 증폭기(6)로 판독되는 반면에, 워드라인 WL0에 접속된 모든 메모리 셀에 대해 재기록 동작 또는 리프레쉬 동작이 수행된다.
이와 동시에, 데이타는 워드 라인 WL0에 접속된 DRAM 셀 열(21)의 메모리 셀로부터 판독된다. 또한, 이 경우, 선택된 메모리 셀의 셀 캐패시터의 전압 VM이 VR1보다 높기 때문에, 판독 증폭기(24)는 도6c에 도시된 바와 같이 유효성 신호 V를 발생한다. 또한, 전압 VM이 다시 VCC로 회복될 수 있도록 이 메모리 셀에 대해 재기록 또는 리프레쉬 동작이 수행된다.
도4에서, 유효성 신호 V가 "1"일 때, 선택된 워드 라인에 접속된 DRAM 셀 어레이(1)의 메모리 셀의 하이 레벨 상태가 보장될 수 있다.
또한, 유효성 신호 V가 하강하기 이전에 선택된 워드 라인에 접속된 메모리 셀에 대해 판독 동작이 수행되면, 이들 메모리 셀의 상태가 추가적인 주기 동안 보장될 수 있도록 DRAM 셀 어레이(1)의 메모리 셀과 선택된 워드 라인에 접속된 DRAM 셀 열(21)에 대해 재기록 동작 또는 리프레쉬 동작이 수행된다.
어떠한 기록 또는 판독 동작도 수행되지 않으면, 메모리 셀의 상태는 기준 전압 VR1에 의해 결정된 최대 주기 동안에만 계속된다. 이 주기는 DRAM 셀 어레이(1)의 예상된 리프레쉬 사이클에 대응한다. 따라서, 선택된 워드 라인에 접속된 메모리 셀의 데이타의 유효성이 유지될 수 있다.
이와 같이, 마이크로프로세서가 도4의 캐쉬 메모리 장치로부터 데이타를 판독할때, 마이크로프로세서는 판독 증폭기(24)의 유효성 신호 V에 따라 데이타가 유효인지 또는 무효인지를 결정한다.
도4에서, 감지 증폭기 회로(4)와 감지 증폭기(22)에 공급된 기준 전압 VR1과 VR2는 유한하다. 그러나, 기준 전압 VR1과 VR2은 실제로 더미 메모리 셀에 의해 제공된다. 예를 들면, 오픈(open) 비트 라인형을 도시한 도7에 예시된 바와 같이, 전압 VR1과 VR2는 더미 워드 라인 DWL과 DWL'에 접속된 더미 셀의 셀 캐패시터 C1과 C2에 의해 결정된다.
C2< C1< C0.
예를 들면, C1= 3 C0/ 4이고, C2= C0/ 2.
워드라인 WL0, WL1, … (또는 WL0', WL1', …)중 하나가 선택되면, 더미 워드 라인 DWL(또는 DWL')이 선택된다.
본 발명의 제2 실시예를 도시하는 도8에서, 도4의 DRAM 셀 어레이(1)와 DRAM 셀 열(21)은 폴디드(folded) 비트 라인형인 DRAM 셀 어레이(1')와 DRAM 셀 열(21')로 각각 변환된다. 이 경우, 도7의 더미 메모리 셀은 제공되지 않는다.
따라서, 기준 전압 VR1과 VR2은 상호 동일하다. 이 경우에도, 제1 실시예의 그것과 유사한 효과가 예상될 수 있다.
또한, 도9에서, 감지 증폭기 회로(4)는 각각 한쌍의 비트 라인에 각각 접속된 다수의 감지 증폭기(41)와 열 디코더(3)에 의해 제어되는 다수 쌍의 열 스위칭 트랜지스터(42)를 구비한다.
더우기, DRAM 셀 열(21')에서, 워드 라인 WL0, WL2, …에 접속된 메모리 셀은 비트 라인 BL0에 접속 되는 반면에, 워드 라인 WL1, WL3, …에 접속된 메모리 셀은 비트 라인
Figure kpo00005
에 접속된다. 따라서, 기록 증폭기(23)(판독 증폭기(24))와 비트 라인 BL0와
Figure kpo00006
간의 관계는 선택된 워드 라인에 따라 제어되어야 한다. 이 목적을 위해, AR0와 같은 어드레스 신호의 한 비트에 의해 제어되는 두개의 반전기 (25와 26)가 제공된다.
상기 서술된 바와 같이, 본 발명에 따르면, 장치는 제조 수율을 증가시키기 위해 크기가 축소될 수 있다. 또한, 장치의 성능이 향상될 수 있다.

Claims (14)

  1. 케쉬 메모리 장치에 있어서, 다수의 워드 라인(WL0, WL1, …); 다수의 비트 라인(BL0, BL1, …); 상기 워드 라인과 상기 비트 라인 사이의 교차점에 제1 메모리 셀을 갖는 DRAM 셀 어레이(1,1'); 상기 비트 라인에 접속되고, 상기 DRAM 셀 어레이로부터 데이타를 감지하기 위한 감지 증폭기 수단(4); 상기 워드 라인에 접속된 제2 메모리 셀을 갖는 DRAM 셀 열(21,21'); 상기 DRAM 셀 열에 접속되고, 상기 워드 라인중 선택된 워드 라인에 접속된 상기 제2 메모리 셀중 하나의 메모리 셀에 임의의 데이타 신호를 기록하기 위한 기록 수단(22,23); 및 상기 DRAM 셀 열에 접속되고, 상기 감지 증폭기 수단에 의해 감지된 데이타가 유효인지 또는 무효인지를 나타내기 위한 유효성 신호("V")를 발생하기 위해 상기 워드 라인중 선택된 워드 라인에 접속된 상기 제2 메모리 셀중 하나의 메모리 셀로부터 데이타를 판독하기 위한 판독 수단(22,24) 을 구비하는 것을 특징으로 하는 캐쉬 메모리 장치.
  2. 제1항에 있어서, 상기 판독 수단의 기준 전압(VR1)은 상기 감지 증폭기 수단의 기준 전압(VR2)과는 다른 것을 특징으로 하는 캐쉬 메모리 장치.
  3. 제2항에 있어서, 상기 임의의 데이타 신호의 전압은 상기 감지 증폭기 수단의 기준 전압보다는 상기 판독 수단의 기준 전압에 가까운 것을 특징으로 하는 캐쉬 메모리 장치.
  4. 제1항에 있어서, 상기 DRAM 셀 어레이와 상기 DRAM 셀 열은 오픈(open)비트 라인형인 것을 특징으로 하는 캐쉬 메모리 장치.
  5. 제4항에 있어서, 다음 조건 : C2< C1< C0을 만족하며, 여기서, C0은 상기 제1 및 제2 메모리 셀의 한 메모리 캐패시터의 캐패시턴스이고, C1은 상기 DRAM 셀 열의 더미 메모리 셀중 한 메모리 셀의 캐패시턴스 이고, C2은 상기 DRAM 셀 어레이의 더미 메모리 셀중 한 메모리 셀의 캐패시턴스인 것을 특징으로 하는 캐쉬 메모리 장치.
  6. 제1항에 있어서, 상기 DRAM 셀 어레이와 상기 DRAM 셀 열은 폴디드(folded)비트 라인형인 것을 특징로 하는 캐쉬 메모리 장치.
  7. 제6항에 있어서, 상기 기록 수단은 행 어드레스 신호의 비트에 따라 상기 임의의 데이타 신호를 반전시키기 위한 데이타 잔전 수단(25)을 구비하고, 상기 판독 수단은 상기 행 어드레스 신호의 상기 비트에 따라 상기 감지 증폭기의 출력 신호를 반전시키기 위한 데이타 반전 수단(26)을 구비하는 것을 특징으로 하는 캐쉬 메모리 장치.
  8. 캐쉬 메모리 장치에 있어서, 다수의 워드 라인(WL0, WL1, …); 다수의 비트 라인(BL0, BL1, …); 상기 워드 라인과 상기 비트 라인 사이의 교차점에 제1 메모리 셀을 갖는 DRAM 셀 어레이(1,1'); 상기 비트 라인에 접속되고, 상기 DRAM 셀 어레이로부터 데이타를 감지하기 위한 감지 증폭기 수단(4); 상기 워드 라인에 접속된 제2 메모리 셀을 갖는 DRAM 셀 열(21,21'); 상기 DRAM 셀 열에 접속된 감지 증폭기(22); 상기 감지 증폭기에 접속되고, 상기 워드 라인중 선택된 워드 라인에 접속된 상기 제2 메모리 셀중 하나의 메모리 셀에 임의의 데이타 신호를 기록하기 위한 기록 증폭기(23); 및 상기 감지 증폭기에 접속되고, 상기 감지 증폭기 수단에 의해 감지된 데이타가 유효인지 또는 무효인지를 나타내기 위한 유효성 신호("V")를 발생하기 위해 상기 워드 라인중 선택된 워드 라인에 접속된 상기 제2 메모리 셀중 하나의 메모리 셀로부터 데이타를 판독하기 위한 판독 증폭기(24)를 구비하는 것을 특징으로 하는 캐쉬 메모리 장치.
  9. 제8항에 있어서, 상기 감지 증폭기의 기준 전압(VR1)은 상기 감지 증폭기 수단의 기준 전압(VR2)과는 다른 것을 특징으로 하는 캐쉬 메모리 장치.
  10. 제9항에 있어서, 상기 임의의 데이타 신호의 전압은 상기 감지 증폭기 수단의 기준 전압보다는 상기 감지 증폭기의 기준 전압에 가까운 것을 특징으로 하는 캐쉬 메모리 장치.
  11. 제8항에 있어서, 상기 DRAM 셀 어레이와 상기 DRAM 셀 열은 오픈(open)비트 라인형인 것을 특징으로 하는 캐쉬 메모리 장치.
  12. 제11항에 있어서, 다음 조건 : C2< C1< C0을 만족하며, 여기서, C0은 상기 제1 및 제2메모리 셀의 하나의 메모리 캐패시터의 캐패시턴스이고, C1은 상기 DRAM 셀 열의 더미 메모리 셀중 한 메모리 셀의 캐패시턴스 이고, C2은 상기 DRAM 셀 어레이의 더미 메모리 셀중 하나의 메모리 셀의 캐패시턴스인 것을 특징으로 하는 캐쉬 메모리 장치.
  13. 제8항에 있어서, 상기 DRAM 셀 어레이와 상기 DRAM 셀 열은 폴디드(folded) 비트 라인형인 것을 특징으로 하는 캐쉬 메모리 장치.
  14. 제13항에 있어서, 상기 기록 증폭기와 상기 감지 증폭기사이에 접속되고, 행어드레스 신호의 비트에 따라 상기 임의의 데이타 신호를 반전시키기 위한 데이타 반전 수단(25); 및 상기 감지 증폭기와 상기 판독 증폭기사이에 접속되고, 상기 행어드레스 신호의 상기 비트에 따라 상기 감지 증폭기의 출력 신호를 반전시키기 위한 데이타 반전 수단(26)을 더 구비하는 것을 특징으로 하는 캐쉬 메모리 장치.
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